JPH01114077A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01114077A JPH01114077A JP62272219A JP27221987A JPH01114077A JP H01114077 A JPH01114077 A JP H01114077A JP 62272219 A JP62272219 A JP 62272219A JP 27221987 A JP27221987 A JP 27221987A JP H01114077 A JPH01114077 A JP H01114077A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- protective device
- diodes
- protective
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 10
- 238000010586 diagram Methods 0.000 description 8
- 238000010030 laminating Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に絶縁ゲート型電界効
果トランジスタ（以下ＭＯ３ＦＥＴという）の保護装置
に関する。
果トランジスタ（以下ＭＯ３ＦＥＴという）の保護装置
に関する。
第６図は従来の相補型ＭＯ３集積回路（以下ＣＭＯ８Ｉ
Ｃ）の入力保護装置である。多結晶シリコンによる抵抗
６と基板４ （ＶＤＤ電位）に形成したダイオード７、
Ｐウェル５ （Ｖｓｓ電位）に形成したダイオード８に
より構成されている。
Ｃ）の入力保護装置である。多結晶シリコンによる抵抗
６と基板４ （ＶＤＤ電位）に形成したダイオード７、
Ｐウェル５ （Ｖｓｓ電位）に形成したダイオード８に
より構成されている。
上述した保護回路においては入力端子に外部ノイズ等に
よりＶｔｌＤ以上または、■、３以下の電圧が加わった
場合、ダイオード７．８が順方向にバイアスされ、ＭＯ
Ｓトランジスタのゲート電極を保護している。一方、保
護ダイオードに順方向電流が流れた場合、キャリアの一
部が内部回路に達し、寄生サイリスクをトリガーし、電
源間に貫通電流が流れる現象（ラッチアップ）が発生し
、最悪の場合、素子が破壊される場合があった。
よりＶｔｌＤ以上または、■、３以下の電圧が加わった
場合、ダイオード７．８が順方向にバイアスされ、ＭＯ
Ｓトランジスタのゲート電極を保護している。一方、保
護ダイオードに順方向電流が流れた場合、キャリアの一
部が内部回路に達し、寄生サイリスクをトリガーし、電
源間に貫通電流が流れる現象（ラッチアップ）が発生し
、最悪の場合、素子が破壊される場合があった。
この対策として絶縁膜２上に多結晶シリコンによりダイ
オードを形成する方法も考案されている（第７図）。し
かし第７図の多結晶シリコンダイオードの構造ではＰＮ
接合面積はＰ属領域とＮ型領域との境界線の距離と多結
晶シリコンの膜厚の積であり、サージ耐量を上げるため
、接合面積を大きくしようとすると保護回路の面積が増
大してしまう欠点があった。
オードを形成する方法も考案されている（第７図）。し
かし第７図の多結晶シリコンダイオードの構造ではＰＮ
接合面積はＰ属領域とＮ型領域との境界線の距離と多結
晶シリコンの膜厚の積であり、サージ耐量を上げるため
、接合面積を大きくしようとすると保護回路の面積が増
大してしまう欠点があった。
本発明によれば、半導体基板上の絶縁膜上に導電型の異
なる多結晶シリコンを交互に積層することにより形成し
た多結晶シリコンダイオードを保護回路に適用した半導
体装置が得られる。
なる多結晶シリコンを交互に積層することにより形成し
た多結晶シリコンダイオードを保護回路に適用した半導
体装置が得られる。
本発明においては、絶縁膜により基板より絶縁された領
域にＰ型多結晶シリコンとＮ型多結晶シリコンを交互に
積層した構造とした。この構造においてはＰ／Ｎ接合面
積は多結晶シリコン層の面積Ｘ層数÷２で表現され、多
層積層し、並列接続することによりペレット上の専有面
積を増大することなく接合面積を増すことが可能である
。
域にＰ型多結晶シリコンとＮ型多結晶シリコンを交互に
積層した構造とした。この構造においてはＰ／Ｎ接合面
積は多結晶シリコン層の面積Ｘ層数÷２で表現され、多
層積層し、並列接続することによりペレット上の専有面
積を増大することなく接合面積を増すことが可能である
。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）はそれぞれ本発明による第１の実
施例の等価回路図と断面構造図である。基板１上の絶縁
膜２上にＰ型多結晶シリコンとＮ型多結晶シリコンを積
層してＰＮ接合ダイオードを２個形成し、それぞれＶゎ
つ及びｖｏに接続することにより入力保護回路を構成し
ている。
施例の等価回路図と断面構造図である。基板１上の絶縁
膜２上にＰ型多結晶シリコンとＮ型多結晶シリコンを積
層してＰＮ接合ダイオードを２個形成し、それぞれＶゎ
つ及びｖｏに接続することにより入力保護回路を構成し
ている。
第２図（ａ）、（ｂ）はそれぞれ第１図と同一構造のダ
イオードを用い、接続のみを変えることにより多結晶シ
リコンによるダイオードを抵抗としても利用した場合の
等価回路図と断面図である。
イオードを用い、接続のみを変えることにより多結晶シ
リコンによるダイオードを抵抗としても利用した場合の
等価回路図と断面図である。
第２図（ａ）の等何回路に示すように、保護回路に抵抗
を用いた場合、この抵抗による入力信号の遅延があるが
サージ耐量は向上するため、遅延時間が素子の動作に支
障がない場合は第２図の構造を、抵抗による遅延を無視
できない高速動作素子には第１図の構造が適切である。
を用いた場合、この抵抗による入力信号の遅延があるが
サージ耐量は向上するため、遅延時間が素子の動作に支
障がない場合は第２図の構造を、抵抗による遅延を無視
できない高速動作素子には第１図の構造が適切である。
第３図は本発明の第２の実施例示した断面図である。第
１の実施例におけるＶＤＤ側、ＶＳＳ側のダイオードを
多結晶シリコンを４層積層することで１つにまとめてい
る。この構造では同一接合面積であれば第１図の構造の
１／２の面積とすることが可能である。また第４図の接
続とすることにより抵抗を内蔵することもできる。
１の実施例におけるＶＤＤ側、ＶＳＳ側のダイオードを
多結晶シリコンを４層積層することで１つにまとめてい
る。この構造では同一接合面積であれば第１図の構造の
１／２の面積とすることが可能である。また第４図の接
続とすることにより抵抗を内蔵することもできる。
本発明の実施例においては膜厚０６５μｍのＰ型多結晶
シリコンとＮ型多結晶シリコンを用い、第５図に示すよ
うに逆耐圧６．５ｖのダイオードが得られた。この保護
ダイオードを第２図の構成とじ５Ｖ系素子に適用するこ
とでサージ耐量を低下させることなく保護回路を５０％
小型化することができた。
シリコンとＮ型多結晶シリコンを用い、第５図に示すよ
うに逆耐圧６．５ｖのダイオードが得られた。この保護
ダイオードを第２図の構成とじ５Ｖ系素子に適用するこ
とでサージ耐量を低下させることなく保護回路を５０％
小型化することができた。
以上のように本発明は絶縁膜上に多結晶シリコンを積層
してＰＮ接合ダイオードを形成し、保護装置を構成する
ことにより保護装置を大幅に小型化するとともにラッチ
アップ耐量、サージ耐量の大きな保護装置とすることが
できる。
してＰＮ接合ダイオードを形成し、保護装置を構成する
ことにより保護装置を大幅に小型化するとともにラッチ
アップ耐量、サージ耐量の大きな保護装置とすることが
できる。
なお本発明の実施例では、０ＭＯ８ＩＣの入力保護回路
への適用例を示したが、出力保護、電源保護として半導
体装置一般に適用することが可能であり、又、保護ダイ
オードの耐圧が不足な場合は直列接続することにより高
圧回路への適用も可能である。
への適用例を示したが、出力保護、電源保護として半導
体装置一般に適用することが可能であり、又、保護ダイ
オードの耐圧が不足な場合は直列接続することにより高
圧回路への適用も可能である。
第１図（ａ）、（ｂ）及び第２図（ａ）、（ｂ）は本発
明の第１の実施例を示す図であり（ａ）図はそれぞれの
等価回路図、（ｂ）図はそれぞれの断面構造図、第３図
及び第４図は本発明の第２の実施例の断面構造図、第５
図は本発明の実施例により得られた多結晶シリコンダイ
オードの電圧、電流特性図、第６図及び第７図は従来の
保護回路の例を示す断面図である。 １・・・・・・基板、２・・川・絶縁膜、３，３′、３
″・・・・・・多結晶シリコン層、４・・・・・・Ｎ型
基板、５・・・・・・Ｐウェル、６・・・・・・多結晶
シリコン抵抗、７．８・・・・・・ダイオード。 代理人 弁理士 内 原 晋 Ｖｒｒｏ Ｖｐ。 箭１回 第２図 石３図 訂４回 第５回
明の第１の実施例を示す図であり（ａ）図はそれぞれの
等価回路図、（ｂ）図はそれぞれの断面構造図、第３図
及び第４図は本発明の第２の実施例の断面構造図、第５
図は本発明の実施例により得られた多結晶シリコンダイ
オードの電圧、電流特性図、第６図及び第７図は従来の
保護回路の例を示す断面図である。 １・・・・・・基板、２・・川・絶縁膜、３，３′、３
″・・・・・・多結晶シリコン層、４・・・・・・Ｎ型
基板、５・・・・・・Ｐウェル、６・・・・・・多結晶
シリコン抵抗、７．８・・・・・・ダイオード。 代理人 弁理士 内 原 晋 Ｖｒｒｏ Ｖｐ。 箭１回 第２図 石３図 訂４回 第５回
Claims (1)
- 半導体基板上の絶縁膜上に導電型の異なる多結晶シリ
コンを交互に積層することにより形成した多結晶シリコ
ンダイオードを保護回路に適用したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272219A JPH01114077A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272219A JPH01114077A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114077A true JPH01114077A (ja) | 1989-05-02 |
Family
ID=17510774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272219A Pending JPH01114077A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114077A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963970A (en) * | 1987-11-06 | 1990-10-16 | Nissan Motor Company, Limited | Vertical MOSFET device having protector |
| JPH0365263U (ja) * | 1989-10-31 | 1991-06-25 | ||
| WO2001067520A1 (en) | 2000-03-06 | 2001-09-13 | Rohm Co., Ltd. | Semiconductor device |
| WO2015025753A1 (ja) * | 2013-08-19 | 2015-02-26 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| US10770450B2 (en) | 2017-12-15 | 2020-09-08 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
-
1987
- 1987-10-27 JP JP62272219A patent/JPH01114077A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963970A (en) * | 1987-11-06 | 1990-10-16 | Nissan Motor Company, Limited | Vertical MOSFET device having protector |
| JPH0365263U (ja) * | 1989-10-31 | 1991-06-25 | ||
| WO2001067520A1 (en) | 2000-03-06 | 2001-09-13 | Rohm Co., Ltd. | Semiconductor device |
| EP1189286A1 (en) * | 2000-03-06 | 2002-03-20 | Rohm Co., Ltd. | Semiconductor device |
| EP1189286A4 (en) * | 2000-03-06 | 2008-02-27 | Rohm Co Ltd | SEMICONDUCTOR DEVICE |
| WO2015025753A1 (ja) * | 2013-08-19 | 2015-02-26 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| JP5704291B1 (ja) * | 2013-08-19 | 2015-04-22 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| US10770450B2 (en) | 2017-12-15 | 2020-09-08 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
| US11257806B2 (en) | 2017-12-15 | 2022-02-22 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4282581B2 (ja) | 静電保護回路 | |
| US8143700B2 (en) | Electrostatic discharge protection circuit | |
| US8653641B2 (en) | Integrated circuit device | |
| JPH0336926A (ja) | 電子回路の過電圧保護装置 | |
| JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
| JPH01114077A (ja) | 半導体装置 | |
| JP2906749B2 (ja) | 半導体装置のゲート保護装置 | |
| JPS6365665A (ja) | 相補型ｍｉｓ集積回路の静電気保護装置 | |
| JPH01202867A (ja) | 半導体装置 | |
| KR100639221B1 (ko) | 반도체회로용 정전기 보호소자 | |
| JPH01214055A (ja) | 静電破壊保護装置 | |
| US20230223396A1 (en) | Semiconductor device and a method of manufacturing a semiconductor device | |
| CN219123236U (zh) | 基于类可控硅二极管的静电保护器件及静电保护电路 | |
| JPS59104171A (ja) | 半導体装置 | |
| JPS62115764A (ja) | 半導体集積回路装置 | |
| JPS61295651A (ja) | 半導体入力保護装置 | |
| JPH10223843A (ja) | 半導体装置の保護回路 | |
| JP2830092B2 (ja) | 半導体装置の静電保護素子 | |
| JP3052462B2 (ja) | 半導体集積回路装置 | |
| JPH05235379A (ja) | 保護用ダイオード素子 | |
| JPH06151715A (ja) | 半導体集積回路の静電保護回路素子 | |
| JPH02135774A (ja) | 半導体装置 | |
| JPH02244757A (ja) | 半導体装置 | |
| Vashchenko et al. | New dual-direction ESD device in Si-Ge BiCMOS process | |
| CN116153925A (zh) | 基于类二极管可控硅的静电保护器件 |