TW201436234A - 半導體元件 - Google Patents

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Abstract

汲極．漂移部(2)大致相當於作為元件活性部(21)之p基區(3a)的正下方部分，為將第1n型區域(2a)與第1p型區域(2b)交互地反復接合而形成之第1並聯pn構造。汲極．漂移部(2)的周圍為由接連第1並聯pn構造而將配向之第2n型區域(12a)與第2p型區域(12b)交互地反復接合而形成之第2並聯pn構造所構成之元件周緣部(22)。在第1、2並聯pn構造與n+汲極層(1)之間設有n緩衝層(11)。在元件周緣部(22)之n+汲極層(1)的內部，選擇性地設有使n+汲極層(1)貫通於深度方向之p+汲極區(17)。藉此，在可大幅度改善導通電阻與耐壓之互抵關係的超接合半導體元件中，可使破壞耐量提升。

Description

半導體元件
本發明有關於半導體元件。
一般而言，半導體元件分類為在單面具有電極之橫型半導體元件與在雙面具有電極之縱型半導體元件。縱型半導體元件係在ON狀態時漂移電流之流向與在OFF狀態時逆偏壓造成之空乏層的延伸方向相同。例如，一般的平面閘極構造的n通道縱型MOSFET(MOSFET：Metal Oxide Semiconductor Field Effect Transistor：MOS型場效電晶體)中，高電阻的n-漂移層的部分在ON狀態時作用為使漂移電流縱向流動之區域。因此，由於只要縮短此n-漂移層的電流路徑，漂移電阻即會降低，故獲得可降低MOSFET的實質上的導通電阻的效果。
另一方面，高電阻的n-漂移層的部分在OFF狀態時空乏化而提高耐壓。因此，若n-漂移層變薄，則從p基區與n-漂移層之間的pn接合進行之汲極-基極間空乏層的擴大寬度變窄，快速達到矽之臨界電場強度，因此耐壓會降低。相反地，耐壓高的半導體元件中，由於n-漂移 層為厚的，故導通電阻會變大，損失會增加。因此，導通電阻與耐壓之間存在互抵關係(trade-off relationship)。
已知此互抵關係在IGBT(絕緣閘極型雙極性電晶體)、雙極性電晶體、二極體等之半導體元件方面亦同樣成立。另外，此互抵關係對於在ON狀態時漂移電流流動之方向與在OFF狀態時之逆偏壓造成之空乏層的延伸方向相異的橫型半導體元件亦為共通的。
作為上述之互抵關係所造成之問題的解決方法，已公知使漂移層為將提高雜質濃度之n型漂移區與p型分區交互地反復接合之構成的並聯pn構造的超接合半導體元件(例如，參照下述專利文獻1~3。)。如此之構造的半導體元件中，即使並聯pn構造的雜質濃度為高的，在OFF狀態時，由於空乏層從延伸於並聯pn構造的縱向之各pn接合橫向擴大，將漂移層全體空乏化，故可謀求高耐壓化。
另一方面，在利用具備二極體之半導體裝置、及如橋式電路般內建於MOSFET等之內建二極體的電路的情況下，需要作成即使在二極體的反向回復過程中產生高的di/dt，元件仍不至於受到破壞。作為如此之問題的解決方法，已提出藉使元件周緣部之並聯pn構造的載子生命週期短於元件活性部之並聯pn構造的載子生命週期，並使從元件周緣部流向元件活性部之電流減低，以使破壞耐量提升(例如，參照下述專利文獻4~7。)。下述專利文獻6中雖記載有關將二極體與MOSFET積體化，惟 並未記載有關在與MOSFET的耐壓區域對向之汲極區形成p型區域。
說明有關如此般適用局部生命週期技術之習知的超接合MOSFET的構成。圖5為繪示習知的縱型MOSFET的構造之剖面圖。圖5為下述專利文獻5的圖12。如圖5所示，背側的汲極電極113導電接觸之低電阻的n+汲極層101之上，設有第1並聯pn構造的汲極．漂移部102。於汲極．漂移部102的表面層，選擇性地設有作為元件活性部121之高雜質濃度的p基區103。
汲極．漂移部102大致相當於作為元件活性部121之複數井的p基區103的正下方部分，為將配向於基板的厚度方向之層狀縱型的第1n型區域102a與配向於基板的厚度方向之層狀縱型的第1p型區域102b以反復間距P101往基板的沿面方向交互地反復接合而形成之第1並聯pn構造。於第1並聯pn構造之基板表面側，設有由p基區103、p+接觸區105、n+源極區106、閘極絕緣膜107以及閘極層108所構成之MOS閘極(由金屬-氧化膜-半導體所構成之絕緣閘極)構造、源極110。符號109為層間絕緣膜。
汲極．漂移部102的周圍為由第2並聯pn構造所構成之元件周緣部122。元件周緣部122係接連汲極．漂移部102的第1並聯pn構造而以反復間距P101將配向於基板的厚度方向之層狀縱型的第2n型區域112a與配向於基板的厚度方向之層狀縱型的第2p型區域112b於基 板的沿面方向提升交互地反復接合而成。第1並聯pn構造與第2並聯pn構造為反復間距P101大致相同，另外雜質濃度亦大致相同。
於第2並聯pn構造的表面，設有氧化膜115。於氧化膜115之上形成從源極110延長之場效板電極FP，覆住第2並聯pn構造。於元件周緣部122的外側，形成與n+汲極層101連接之n型通道阻止區域114，於n型通道阻止區域114導電接觸著阻止電極116。第2並聯pn構造以及n型通道阻止區域114為載子生命週期比第1並聯pn構造短之區域(影線所示之部分)。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利第5216275號說明書
[專利文獻2]美國專利第5438215號說明書
[專利文獻3]特開平9-266311號公報
[專利文獻4]特開2003-224273號公報
[專利文獻5]特開2004-22716號公報
[專利文獻6]專利第4743447號公報
[專利文獻7]專利第3925319號公報
然而，在上述之專利文獻4~7中，雖藉使元件周緣部122的第2並聯pn構造的載子生命週期短於元件活性部121的第1並聯pn構造的載子生命週期而使元件周緣部122的載子累積量減少，並使對於由第1p型區域102b與第1n型區域102a所構成之內建二極體的反向回復過程中之反向回復電流的局部性地集中的破壞耐量提升，惟縮短元件周緣部122的第2並聯pn構造的載子生命週期使得在OFF狀態時之漏電流變大，結果有損失變大的問題。另外，在OFF狀態時的漏電流變過大的情況下，會有因熱失控導致元件受破壞的問題。
本發明之目的在於，為了消解上述之習知技術引發的問題點，而提供一種半導體元件，在可大幅度改善導通電阻與耐壓之互抵關係的超接合半導體元件中，可使破壞耐量提升。
為了解決上述之課題而達成本發明的目的，本發明之半導體元件具有以下特徵。具有：存在於基板的第1主面側而以主動或被動方式使電流流動之元件活性部、存在於前述基板的第2主面側的表面層之第1導電型低電阻層、以及介在於前述元件活性部與前述第1導電型低電阻層之間並在ON狀態下漂移電流縱向流動同時在OFF狀態下空乏化之縱型漂移部。前述縱型漂移部構成：配向於前述基板的厚度方向之第1縱型第1導電型區域與配向 於前述基板的厚度方向之第1縱型第2導電型區域交互地反復接合而形成之第1並聯pn構造。具有一元件周緣部，在前述縱型漂移部的周圍，介在於前述第1主面與前述第1導電型低電阻層之間，在ON狀態下為大致非電路區域，在OFF狀態下空乏化。設有一第1導電型層，在前述第1並聯pn構造與前述第1導電型低電阻層之間，從前述元件活性部遍及前述元件周緣部，電阻比前述第1導電型低電阻層高。於前述元件周緣部之前述第2主面側的表面層，選擇性地設有第2導電型低電阻層。設有與前述第1導電型低電阻層及前述第2導電型低電阻層接觸之輸出電極。
另外，本發明之半導體元件於上述之發明中，前述第2導電型低電阻層的雜質濃度比前述第1導電型層的雜質濃度高。
另外，本發明之半導體元件於上述之發明中，前述第2導電型低電阻層的雜質濃度比前述第1導電型低電阻層的雜質濃度高。
另外，本發明之半導體元件於上述之發明中進一步具有設於前述第1主面側之複數個第2導電型基區。然後，前述第2導電型低電阻層的內側之端部位於前述元件活性部與前述元件周緣部之邊界。前述第2導電型低電阻層的外側之端部的位置在於，從複數個前述第2導電型基區之中之設於最外側的第2導電型基區的外側之端部往外側遠離前述縱型漂移部的厚度以上。
另外，本發明之半導體元件於上述之發明中，前述第2導電型低電阻層從前述元件活性部與前述元件周緣部之邊界遍及前述元件周緣部的外周而設。
另外，本發明之半導體元件於上述之發明中，前述第2導電型低電阻層設於前述第1導電型低電阻層的前述第2主面側的表面層。前述第1導電型低電阻層介在於前述第2導電型低電阻層與前述第1導電型層之間。
另外，本發明之半導體元件於上述之發明中，前述元件周緣部構成：配向於前述基板的厚度方向之第2縱型第1導電型區域與配向於前述基板的厚度方向之第2縱型第2導電型區域交互地反復接合而形成之第2並聯pn構造。
根據上述之發明，由於藉在元件周緣部之n+汲極層(第1導電型低電阻層)的內部選擇性地設有p+汲極區(第2導電型低電阻層)以減少元件周緣部之n+汲極層的體積，故抑制電子從基板背面側的n+汲極層注入第2並聯pn構造，隨此抑制電洞從基板表面側的最外周p基區注入第2並聯pn構造。藉此，可使元件周緣部之載子累積量減少，可緩和內建二極體的反向回復過程中之往最外周p基區的電流集中。
根據本發明之半導體元件，發揮可使破壞耐量提升之效果。
1‧‧‧n+汲極層
2‧‧‧汲極．漂移部
2a‧‧‧第1n型區域
2b‧‧‧第1p型區域
3a‧‧‧p基區
3b‧‧‧最外周p基區
4‧‧‧表面n型漂移區
5‧‧‧p+接觸區
6‧‧‧n+源極區
7‧‧‧閘極絕緣膜
8‧‧‧閘極層
9‧‧‧層間絕緣膜
10‧‧‧源極
11‧‧‧n緩衝層
12a‧‧‧第2n型區域
12b‧‧‧第2p型區域
13‧‧‧汲極電極
14‧‧‧n型通道阻止區域
15‧‧‧氧化膜
16‧‧‧阻止電極
17、41‧‧‧p+汲極區
21‧‧‧元件活性部
22‧‧‧元件周緣部
31‧‧‧n型基體區
32、52‧‧‧p型降低表面電場區
51‧‧‧p++汲極區
D‧‧‧元件活性部與元件周緣部之邊界的位置
FP‧‧‧場效板電極
P1‧‧‧元件活性部之第1並聯pn構造的反復間距
P2‧‧‧元件周緣部之第2並聯pn構造的反復間距
t1‧‧‧p+汲極區的最小寬度
t2‧‧‧p基區3a之基板表面側的寬度的一半之寬度
圖1為繪示實施形態1之半導體元件的構造之剖面圖。
圖2為繪示實施形態2之半導體元件的構造之剖面圖。
圖3為繪示實施形態3之半導體元件的構造之剖面圖。
圖4為繪示實施形態4之半導體元件的構造之剖面圖。
圖5為繪示習知的縱型MOSFET的構造之剖面圖。
以下參照附圖而詳細說明本發明之半導體元件的適合的實施形態。在本說明書以及附圖中，於冠記n或p之層及區域分別意味著電子或電洞為多數載子。另外，附於n及p之+以及-分別意味著比未附加之層及區域高雜質濃度以及低雜質濃度。此外，於以下的實施形態的說明以及附圖中，對於同樣的構成附加相同的符號，省略重複的說明。
(實施形態1)
針對實施形態1之半導體元件的構造，以平面閘極構造的n通道縱型MOSFET為例作說明。圖1為繪示實施 形態1之半導體元件的構造之剖面圖。圖1所示之實施形態1之半導體元件為具備第1並聯pn構造的汲極．漂移部(縱型漂移部)2之超接合MOSFET。於汲極．漂移部2之其中一個表面側(以下，稱作基板表面側)的表面層，選擇性地設有作為元件活性部21之高雜質濃度的p基區3a。所稱基板為後述之磊晶基板。
於p基區3a的內部之基板表面側，選擇性地設有高雜質濃度的p+接觸區5以及n+源極區6。n+源極區6在井狀的p基區3a之中比p+接觸區5淺地形成，構成雙重擴散型MOS部。p基區3a之由汲極．漂移部2與n+源極區6所夾住之部分的表面上，隔著閘極絕緣膜7設有多晶矽等之閘極層8。源極10透過開設於層間絕緣膜9之接觸孔而跨p基區3a以及n+源極區6作導電接觸。
汲極．漂移部2大致相當於作為元件活性部21之複數井的p基區3a的正下方部分，為將配向於基板的厚度方向之層狀縱型的第1n型區域(第1縱型第1導電型區域)2a與配向於基板的厚度方向之層狀縱型的第1p型區域(第1縱型第2導電型區域)2b以反復間距P1往基板的沿面方向交互地反復接合而形成之第1並聯pn構造。
任一的第1n型區域2a其上端(基板表面側的端部)到達作為p基區3a的間夾區域的表面n型漂移區4，其下端(基板背面側的端部)與n緩衝層11接觸。到達表面n型漂移區4之第1n型區域2a在ON狀態下雖為電路區域，惟其餘的第1n型區域2a為大致非電路區域。另 外，第1p型區域2b其上端與p基區3a的井底面接觸，其下端與n緩衝層11接觸。
汲極．漂移部2的周圍為由第2並聯pn構造所構成之元件周緣部22。元件周緣部22係接連汲極．漂移部2的第1並聯pn構造而以反復間距P2將配向於基板的厚度方向之層狀縱型的第2n型區域(第2縱型第1導電型區域)12a與配向於基板的厚度方向之層狀縱型的第2p型區域(第2縱型第2導電型區域)12b於基板的沿面方向提升交互地反復接合而成。
第2並聯pn構造係為了易於實現高耐壓化(為了在OFF狀態時易於使空乏層擴大)而設。第2並聯pn構造的雜質濃度為低於第1並聯pn構造的雜質濃度。第2並聯pn構造的反復間距P2為窄於第1並聯pn構造的反復間距P1。於第2並聯pn構造的表面(基板表面側)設有氧化膜15。
氧化膜15形成為其膜厚從汲極．漂移部2至元件周緣部22階段性地變厚。於此氧化膜15之上，形成從源極10延長之場效板電極FP，覆住第2並聯pn構造。於元件周緣部22的外側，形成n型通道阻止區域14，於n型通道阻止區域14之基板表面側，導電接觸著阻止電極16。
於汲極．漂移部2的另一個表面(基板背面側)，設有n緩衝層11。n緩衝層11延伸至元件周緣部22的外周(基板側面)，與n型通道阻止區域14連接。n緩衝層 11為由第1p型區域2b與第1n型區域2a所構成之內建二極體反向回復(使閘極與源極短路之狀態下內建二極體從順向往逆向施加)時之載子累積層。
n緩衝層11的雜質濃度設定成在OFF狀態時汲極-基極間空乏層不到達後述之n+汲極層(第1導電型低電阻層)1以及p+汲極區(第2導電型低電阻層)17。藉採取在OFF狀態時汲極-基極間空乏層不到達p+汲極區17之構成，由於由最外周p基區3b、第2並聯pn構造、n緩衝層11以及p+汲極區17所構成之寄生pnp電晶體不會動作，故可使元件周緣部22的載子累積量減少。
於元件活性部21之n緩衝層11的基板背面側的表面層，設有n+汲極層1。於元件周緣部22之n緩衝層11的基板背面側的表面層，選擇性地設有p+汲極區17。於n緩衝層11之基板背面側的表面層的p+汲極區17以外的部分，設有n+汲極層1。p+汲極區17具有在內建二極體的順向導通時抑制電子從基板背面側的n+汲極層1注入第2並聯pn構造的功能。n+汲極層1以及p+汲極區17導電接觸於汲極電極(輸出電極)13。
p+汲極區17的外側之端部的位置較佳為在通過最外側的p基區(以下，稱作最外周p基區)3b的底面的外側之端部的基板背面，從垂直的垂直線A-O的位置往外側遠離基板表面與n緩衝層11之間的距離(即第2並聯pn構造的厚度)t1以上。其理由如下。往從最外周p基區3b注入第2並聯pn構造之空洞(電洞)的外側之擴大(擴散 )θ相對於最外周p基區3b與第2並聯pn構造之邊界之法線為45度。亦即，從最外周p基區3b注入第2並聯pn構造之空洞通過垂直線A-O與基板表面之交點O，多注入於從垂直線A-O往外側傾斜45度之斜線B-O之間的範圍內。載子累積於元件周緣部22的原因在於，相對於從基板表面側的最外周p基區3b注入第2並聯pn構造的空洞，電子從基板背面側的n+汲極層1注入第2並聯pn構造。因此，以p+汲極區17存在於從垂直線A-O至通過第2並聯pn構造與n緩衝層11之邊界及斜線B-O之交點O’與基板背面垂直的垂直線C-O’之間即離垂直線A-O距離t1的部分的方式，使p+汲極區17的外側之端部往外側延伸。據此，可使在從最外周p基區3b所注入之空洞的注入量為多的範圍內之n+汲極層1的體積減少，可有效抑制電子從n+汲極層1注入第2並聯pn構造。
另外，p+汲極區17的內側之端部較佳為位於元件活性部21與元件周緣部22之邊界。其理由在於，可使夾住電場高之最外周p基區3b與第2並聯pn構造而對向之基板背面側附近之n+汲極層1的體積減少，可進一步減低從n+汲極層1注入第2並聯pn構造之電子。因此，p+汲極區17較佳為至少設於從元件活性部21與元件周緣部22之邊界至垂直線C-O’。元件活性部21與元件周緣部22之邊界為從最外周p基區3b的內側之基板表面側的端部往外側遠離僅p基區3a之基板表面側的寬度的一半之寬度t2的位置D。
雖不特別限定，在例如實施形態1之超接合MOSFET為耐壓600V等級的情況下，各部分的尺寸以及雜質濃度取以下的值。汲極．漂移部2的厚度(深度方向)為35.0μm、第1n型區域2a以及第1p型區域2b的寬度為7.0μm(反復間距P1為14.0μm)、第1n型區域2a以及第1p型區域2b的雜質濃度為3.0×1015cm-3。第2n型區域12a以及第2p型區域12b的寬度為3.5μm(反復間距P2為7.0μm)、第2n型區域12a以及第2p型區域12b的雜質濃度為1.0×1015cm-3。
p基區3a，3b的擴散深度為3.0μm、其表面雜質濃度為3.0×1017cm-3。n+源極區6的擴散深度為0.2μm、其表面雜質濃度為3.0×1020cm-3。p+接觸區5的擴散深度為0.6μm、其表面雜質濃度為1.0×1019cm-3。表面n型漂移區4的擴散深度為2.5μm、其表面雜質濃度為2.0×1016cm-3。n+汲極層1的厚度為0.5μm、其雜質濃度為1.0×1019cm-3。p+汲極區17的厚度為0.5μm、其雜質濃度為1.0×1018cm-3。n緩衝層11的厚度為7μm、其雜質濃度為1.0×1015cm-3。n型通道阻止區域14的寬度為30.0μm、其雜質濃度為6.0×1015cm-3。
上述並聯pn構造的雜質濃度(雜質量)正確而言意味著載子濃度(載子量)。一般而言，進行充分的活性化之區域中雜質濃度與載子濃度視為同等。同樣地，進行充分的活性化之區域中雜質量與載子量視為同等。因此，於本說明書中，方便起見，雜質濃度當作包括載子濃度， 另外雜質量當作包括載子量。
接著，說明有關於實施形態1之超接合半導體元件的電氣特性。一般而言，於超接合MOSFET中，由第1p型區域與第1n型區域所構成之內建二極體作反向回復時，在第1並聯pn構造夾止之同時，累積載子會湧至p基區以及n+汲極層。因此，內建二極體的反向回復時，載子在元件活性部會枯竭。另一方面，在元件周緣部，由於空乏層隨施加電壓之上升而逐漸擴大，故變成載子(累積載子)殘存於中性區域之狀態。並且，由於隨空乏層往元件周緣部之外側擴大，殘存於中性區域之累積載子往電場高之最外側的p基區(以下，稱作最外周p基區)集中流入，故反向回復耐量會受限制。
載子累積於元件周緣部的原因在於，相對於如上述般從基板表面側的最外周p基區往第2並聯pn構造注入之空洞，電子會從基板背面側的n+汲極層注入第2並聯pn構造。因此，只要可抑制電子從基板背面側的n+汲極層注入第2並聯pn構造，元件周緣部之載子累積量即會減少，即可使往最外周p基區之電流集中緩和。在例如圖5所示之習知的超接合MOSFET中，藉應用對於元件周緣部122照射電子束或氦(He)、質子(H+)等而導入作為生命週期殺手(lifetime killer)之結晶缺陷的局部生命週期技術，使元件周緣部122的第2並聯pn構造的載子生命週期短於元件活性部121的第1並聯pn構造的載子生命週期而促進累積載子的再結合，以使元件周緣部122的 載子累積量減少。
另一方面，在實施形態1之超接合MOSFET中，藉使在元件周緣部22之n+汲極層1的一部分為p+汲極區17而使n+汲極層1的體積減少，抑制電子從p+汲極區17注入第2並聯pn構造，使元件周緣部22的載子累積量減少。另外，在實施形態1之超接合MOSFET中，由於使元件周緣部22的第2並聯pn構造的載子生命週期短於元件活性部21的第1並聯pn構造的載子生命週期，故在OFF狀態時的漏電流小，可作成低損失。即便使第1、2並聯pn構造全體的載子生命週期縮短，由於可不將元件周緣部22的第2並聯pn構造的載子生命週期縮短至應用局部生命週期技術而縮短元件周緣部之第2並聯pn構造的載子生命週期之習知的超接合MOSFET的等級，故可抑制在OFF狀態時的漏電流大幅度變大。
接著，說明有關於實施形態1之超接合MOSFET之製造方法。首先，在n緩衝層11或由低電阻與n緩衝層11所構成之例如600μm等級的厚度之n型半導體基板的表面上，藉一般的多段磊晶成長法形成第1、2並聯pn構造以及n型通道阻止區域14。具體而言，首先，於n緩衝層11上，使n磊晶層成長。接著，於n磊晶層上形成屏蔽氧化膜(未圖示)，於n磊晶層的全面，從屏蔽氧化膜上離子佈植例如磷(P)等之n型雜質。
接著，於n磊晶層上，根據第1、2並聯pn構造的反復間距P1、P2形成與第1、2p型區域2b，12b 的形成區域對應之部分有開口之抗蝕遮罩(未圖示)。接著，在抗蝕遮罩的開口部所露出之n磊晶層從屏蔽氧化膜上離子佈植例如硼等之p型雜質，於n磊晶層的內部選擇性形成p型雜質區域。然後，反覆進行使n磊晶層成長之步驟至於n磊晶層的內部形成p型雜質區域之步驟既定次數後(多段磊晶處理)，於最表面進一步積層密封用之n磊晶層(遮蓋沉積處理)。
接著，於密封用之n磊晶層上形成氧化膜15後，藉熱處理使形成於n磊晶層的內部之各p型雜質區域活性化。藉此活性化處理，在藉多段磊晶處理而積層之各n磊晶層間於深度方向對向之p型雜質區域彼此連接，形成第1、2p型區域2b，12b。另外，殘存於第1、2p型區域2b，12b之間的n磊晶層成為第1、2n型區域2a，12a。據此，形成第1、2並聯pn構造。
藉目前為止的步驟，製作於作為n緩衝層11之n半導體基板上積層第1、2並聯pn構造以及n型通道阻止區域14而成之磊晶基板。接著，藉一般的方法，於此磊晶基板的表面側形成元件活性部21的MOS閘極構造、表面電極(源極10等)。接著，將磊晶基板的背面(n緩衝層11側的面)研磨，使磊晶基板的厚度薄至例如50μm等級。
接著，於磊晶基板的背面(n緩衝層11的表面)，形成與n+汲極層1之形成區域對應的部分有開口之抗蝕遮罩。接著，將此抗蝕遮罩作為遮罩而離子佈植n型雜 質，於磊晶基板的背面的表面層形成n+汲極層1。然後，將為了形成n+汲極層1而使用的抗蝕遮罩除去。接著，於磊晶基板的背面，形成覆住n+汲極層1且與p+汲極區17的形成區域對應之部分有開口的抗蝕遮罩。
接著，將此抗蝕遮罩作為遮罩而離子佈植p型雜質，於磊晶基板的背面的表面層形成p+汲極區17。然後，將為了形成p+汲極區17而使用的抗蝕遮罩除去。亦可使用於形成n+汲極層1之離子佈植與用於形成p+汲極區17之離子佈植的順序相反。之後，藉熱處理使n+汲極層1以及p+汲極區17活性化，以完成圖1所示之超接合MOSFET。
以上，如所說明，根據實施形態1，由於藉在元件周緣部之n+汲極層的內部選擇性地設有p+汲極區而使元件周緣部之n+汲極層的體積減少，故可抑制電子從基板背面側的n+汲極層注入第2並聯pn構造，並隨此抑制電洞從基板表面側的最外周p基區注入第2並聯pn構造。藉此，可使元件周緣部之載子累積量減少，可緩和往內建二極體的反向回復過程中之最外周p基區之電流集中。因此，可使反向回復耐量(破壞耐量)提升。另外，由於可不如習知般使元件周緣部之第2並聯pn構造的載子生命週期短於元件活性部之第1並聯pn構造的載子生命週期，在OFF狀態時的漏電流變得比習知的情況小，可減小損失。
(實施形態2)
說明有關於實施形態2之超接合半導體元件的構造。圖2為繪示實施形態2之半導體元件的構造之剖面圖。實施形態2之超接合半導體元件與實施形態1之超接合半導體元件之差異在於，替代第2並聯pn構造而設置接連第1並聯pn構造之n型基體區31，並於n型基體區31之基板表面側的表面層設置p型降低表面電場區32。
n型基體區31為從元件活性部21遍及元件周緣部22而設之第1並聯pn構造與設於元件周緣部22的最外側之n型通道阻止區域14之間的區域。p型降低表面電場區32以與最外周p基區3b接觸的方式選擇性地設於n型基體區31之基板表面側的表面層。氧化膜15設於n型基體區31以及p型降低表面電場區32的表面(基板表面側的表面)。實施形態2之超接合半導體元件之其他的構成與實施形態1之超接合半導體元件相同。
接著，說明有關於實施形態2之超接合MOSFET之製造方法。與實施形態1同樣地，藉一般的多段磊晶成長法製作磊晶基板。此時，於磊晶基板的元件周緣部22替代第2並聯pn構造而形成n型基體區31。之後，藉於此磊晶基板的表面側以及背面側形成與實施形態1同樣的元件構造與p型降低表面電場區32，以完成圖2所示之超接合MOSFET。
以上，如所說明，根據實施形態2，即使為元件周緣部由n型基體區所構成之整體(bulk)構成，只要於 n+汲極層的一部分設有p+汲極區，即可獲得與實施形態1同樣的效果。
(實施形態3)
說明有關於實施形態3之超接合半導體元件的構造。圖3為繪示實施形態3之半導體元件的構造之剖面圖。實施形態3之超接合半導體元件與實施形態1之超接合半導體元件之差異在於，p+汲極區41的外側之端部延伸至元件周緣部22的外周(基板側面)。實施形態3之超接合半導體元件之其他的構成與實施形態1之超接合半導體元件相同。實施形態3之超接合MOSFET之製造方法的p+汲極區41之形成範圍不同以外，與實施形態1之超接合半導體元件之製造方法相同。
以上，如所說明，根據實施形態3，可獲得與實施形態1同樣的效果。另外，根據實施形態3，比起在元件周緣部之n+汲極層內的一部分設置p+汲極區的情況，從n+汲極層至第2並聯pn構造的電子之注入大幅度減低，可使載子累積量減少。
(實施形態4)
說明有關於實施形態4之超接合半導體元件的構造。圖4為繪示實施形態4之半導體元件的構造之剖面圖。實施形態4之超接合半導體元件與實施形態3之超接合半導體元件之差異在於，n+汲極層1介在於p++汲極區51與n 緩衝層11之間。具體而言，p++汲極區51設於n+汲極層1的基板背面側的表面層，未與n緩衝層11接觸。亦可於第2並聯pn構造之基板表面側的表面層，選擇性地設有與最外周p基區3b接觸之p型降低表面電場區52。實施形態4之超接合半導體元件的其他構成與實施形態3之超接合半導體元件相同。
雖不特別限定，在例如實施形態4之超接合MOSFET為耐壓600V等級的情況下，各部分的尺寸以及雜質濃度取以下的值。n+汲極層1的厚度為0.5μm、其雜質濃度為1.0×1018cm-3。p++汲極區51的厚度為0.3μm、其雜質濃度為2.0×1018cm-3。實施形態4之超接合MOSFET之其他的各部分的尺寸以及雜質濃度與實施形態1之超接合MOSFET相同。
接著，說明有關於實施形態4之超接合MOSFET之製造方法。與實施形態1同樣地，依序進行：藉一般的多段磊晶成長法製作磊晶基板之步驟、於磊晶基板的表面形成表面元件構造之步驟、將磊晶基板的背面研磨而使磊晶基板的厚度變薄之步驟。此時，於磊晶基板的表面形成表面元件構造之步驟中，與實施形態1同樣地，形成元件活性部21的MOS閘極構造以及表面電極之同時，於元件周緣部22形成p型降低表面電場區52。
接著，於磊晶基板的背面(n緩衝層11的表面)全面第1離子佈植n型雜質，於磊晶基板的背面的表面層形成n+汲極層1。接著，於磊晶基板的背面形成與p++ 汲極區51的形成區域對應之部分有開口的抗蝕遮罩。接著，將此抗蝕遮罩作為遮罩而第2離子佈植p型雜質，於n+汲極層1的內部，以比n+汲極層1的深度淺之深度形成p++汲極區51。
p型雜質的第2離子佈植中，藉將在抗蝕遮罩的開口部所露出之n+汲極層1反轉成p型以形成p++汲極區51。因此，比n+汲極層1的雜質濃度高地設定p++汲極區51的雜質濃度。接著，將為了形成p++汲極區51而使用之抗蝕遮罩除去。之後，藉熱處理使n+汲極層1以及p++汲極區51活性化，以完成圖4所示之超接合MOSFET。
以上，如所說明，根據實施形態4，可獲得與實施形態3同樣的效果。另外，根據實施形態4，由於n+汲極層介在於p++汲極區與n緩衝層之間，故亦可抑制電洞從p++汲極區注入n緩衝層。藉此，抑制由最外周p基區、第2並聯pn構造、n緩衝層及p++汲極區所構成之寄生pnp電晶體的動作，進一步減少元件周緣部22的載子累積量。藉此，可使反向回復耐量進一步提升。
以上有關之本發明中，形成於基板的第1主面側之元件活性部在例如縱型MOSFET的情況下指包含在第1主面側形成反轉層之通道擴散層與源極區的開關部，指在漂移部的第1主面側具有導通與非導通的選擇功能之主動部分或被動部分，故本發明不限於MOSFET，亦適用於FWD或肖特基二極體等。另外，在各實施形態雖使第1導電型為n型、第2導電型為p型，惟本發明使第1 導電型為p型、第2導電型為n型亦同樣成立。
[產業利用性]
如以上般，本發明之半導體元件有用於大電力用半導體裝置，尤其有用於可使在漂移部具有並聯pn構造之MOSFET等之高耐壓化與大電流容量化兩立之功率半導體裝置。
1‧‧‧n+汲極層
2‧‧‧汲極．漂移部
2a‧‧‧第1n型區域
2b‧‧‧第1p型區域
3a‧‧‧p基區
3b‧‧‧最外周p基區
4‧‧‧表面n型漂移區
5‧‧‧p+接觸區
6‧‧‧n+源極區
7‧‧‧閘極絕緣膜
8‧‧‧閘極層
9‧‧‧層間絕緣膜
10‧‧‧源極
11‧‧‧n緩衝層
12a‧‧‧第2n型區域
12b‧‧‧第2p型區域
13‧‧‧汲極電極
14‧‧‧n型通道阻止區域
15‧‧‧氧化膜
16‧‧‧阻止電極
17‧‧‧p+汲極區
21‧‧‧元件活性部
22‧‧‧元件周緣部
D‧‧‧元件活性部與元件周緣部之邊界的位置
FP‧‧‧場效板電極
P1‧‧‧元件活性部之第1並聯pn構造的反復間距
P2‧‧‧元件周緣部之第2並聯pn構造的反復間距
t1‧‧‧p+汲極區的最小寬度
t2‧‧‧p基區3a之基板表面側的寬度的一半之寬度

Claims (7)

  1. 一種半導體元件，具有：存在於基板的第1主面側而以主動或被動方式使電流流動之元件活性部、存在於前述基板的第2主面側的表面層之第1導電型低電阻層、以及介在於前述元件活性部與前述第1導電型低電阻層之間並在ON狀態下漂移電流縱向流動同時在OFF狀態下空乏化之縱型漂移部，前述縱型漂移部構成：配向於前述基板的厚度方向之第1縱型第1導電型區域與配向於前述基板的厚度方向之第1縱型第2導電型區域交互地反復接合而形成之第1並聯pn構造，特徵在於：具備：元件周緣部，在前述縱型漂移部的周圍，介在於前述第1主面與前述第1導電型低電阻層之間，在ON狀態下為大致非電路區域，在OFF狀態下空乏化；第1導電型層，在前述第1並聯pn構造與前述第1導電型低電阻層之間，從前述元件活性部遍及前述元件周緣部而設，電阻比前述第1導電型低電阻層高；第2導電型低電阻層，選擇性地設於前述元件周緣部之前述第2主面側的表面層；以及輸出電極，與前述第1導電型低電阻層及前述第2導電型低電阻層接觸。
  2. 如申請專利範圍第1項之半導體元件，其中前述第2導電型低電阻層的雜質濃度比前述第1導電型層的雜質濃度高。
  3. 如申請專利範圍第1項之半導體元件，其中前述第2導電型低電阻層的雜質濃度比前述第1導電型低電阻層的雜質濃度高。
  4. 如申請專利範圍第1項之半導體元件，其中進一步具有設於前述第1主面側之複數個第2導電型基區，前述第2導電型低電阻層的內側之端部位於前述元件活性部與前述元件周緣部之邊界，前述第2導電型低電阻層的外側之端部的位置在於，從複數個前述第2導電型基區之中之設於最外側的第2導電型基區的外側之端部往外側遠離前述縱型漂移部的厚度以上。
  5. 如申請專利範圍第1項之半導體元件，其中前述第2導電型低電阻層從前述元件活性部與前述元件周緣部之邊界遍及前述元件周緣部的外周而設。
  6. 如申請專利範圍第1項之半導體元件，其中前述第2導電型低電阻層設於前述第1導電型低電阻層的前述第2主面側的表面層，前述第1導電型低電阻層介在於前述第2導電型低電阻層與前述第1導電型層之間。
  7. 如申請專利範圍第1至6項中任一項之半導體元件，其中前述元件周緣部構成：配向於前述基板的厚度方向之第2縱型第1導電型區域與配向於前述基板的厚度方向之第2縱型第2導電型區域交互地反復接合而形成之第 2並聯pn構造。
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