CN113725292A - 一种具有低导通电压高抗闩锁能力的igbt及其制备方法 - Google Patents
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Abstract
本发明提供一种具有低导通电压高抗闩锁能力的IGBT及其制备方法，在有源区沟槽栅之间设置分离的沟槽，沟槽可以在击穿特性，可靠性和关断损耗无明显变化的情况下允许载流子存储层有更高的掺杂，进一步降低导通电压，实现导通电压和关断损耗折中的提升；沟槽有助于将耗尽区和电势推入更深的衬底中，远离沟槽底端，降低沟槽底端电场强度，提高击穿特性，降低了与沟槽底部的高电场相关联的可靠性的影响，如热电载流子退化或者时间相关的介电击穿；在分离沟槽中间设置浅凹槽P+发射区，提高抗闩锁能力，提高器件安全工作区。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有低导通电压高抗闩锁能力的IGBT及其制备方法。
背景技术
由于导通电压低，驱动电路简单，绝缘栅双极晶体管(IGBT)越来越多的用于各种高压开关装置，如电机控制，逆变器和开关模式电源。沟槽栅IGBT由于具有更高的沟道密度，没有寄生JFET区以及更强的载流子注入增强(IE)效应，是有源区发展的趋势。其中载流子注入增强(IE)效应可以在关断损耗影响不大的情况下降低导通电压，是提升IGBT关断损耗和导通电压折中特性的关键因素。
图1是现有的一种沟槽栅IGBT结构，包括一个集电极P+区1，一个N场截止区2和N漂移区3。在该结构中，有两种解决方案可以提高载流子注入增强效应，一是减小MESA(即两个沟槽栅之间的台面)宽度L以阻碍发射区10对空穴的收集，局部增加了电子流密度，从而提高载流子注入增强(IE)效应。但是受限于光刻线宽的影响，MESA区必须具有足够的宽度，以保证发射区N+6和P+区7形成良好的欧姆接触。不良的欧姆接触会导致器件性能恶化，例如接触电阻增加、闩锁电流降低以及阈值电压和饱和电流的不稳定性，因此这个方案由于工艺受限，限制N阱4掺杂浓度的提升，不利于关断损耗和导通电压折中的进一步提升。另一个提高载流子注入增强(IE)效应的解决方案是在P阱(Pwell)区5下方设置一个载流子存储层N阱(Nwell)4，N阱4掺杂浓度尽可能高，但是随着N阱4的掺杂浓度提高，沟槽栅拐角处电场强度增大，容易发生动态雪崩进而导致器件击穿电压的降低。为防止N阱4掺杂浓度增加造成的击穿电压的降低，MESA宽度L必须相应地减小。
图2是现有的另一种沟槽栅IGBT结构，将发射区N+6和P+区7放置在P阱5的表面，有助于在窄的MESA宽度L下形成良好欧姆接触，但仍需要进一步缩小MESA宽度。此外，与图1相比，在图2中，发射极P+接触点7位于表面而不低于发射区N+6，这样更多的空穴电流流经发射区N+6下方，增加闩锁风险，降低了器件的抗闩锁能力。图中Pbody表示P阱，CSL表示载流子存储层。
解决上述问题的一种方法是在沟槽栅底部采用一定的工艺控制使得沟槽对称地扩展，形成一个局部窄MESA结构，有助于实现该位置N阱浓度的提高，获得更强的载流子注入增强(IE)效应。但是，这种方法需要特殊的处理工艺，工艺控制困难。另一种方法是在沟槽栅IGBT的沟槽底端设置P型环。该P型环通过局部降低电场效应来补偿N阱浓度提高带来的电场增大问题，因此在相同的耐压下，可以实现更高浓度的N阱注入，提高载流子注入增强(IE)效应。然而，为了确保特定位置实现局部降低电场效应，需要对工艺进行优化，工艺控制难度较大。
解决上述问题的另一种解决方案如图3所示，该IGBT在MESA区域中具有一个或多个分段沟槽30，该分段沟槽30包括栅氧化层31和多晶硅32，排列在岛状P阱5之间。与之前的设计相比，这种设计可能会降低米勒电容并改善载流子注入增强(IE)效应，但是，由于在分段沟槽处没有P阱5，因此沟槽之间的距离必须非常近才可以在高N阱浓度下实现高击穿电压，仍然受光刻线宽限制。
解决上述问题的第三种解决方案如图4所示，该IGBT在两个有源沟槽20之间设置凹陷发射极沟槽60，凹陷发射极沟槽60的结构类似于图3所示的分段沟槽结构。发射极沟槽60具有3D特征，包括在有源沟槽20的延伸方向上的“S”形状和分段。在实际工艺中，凹陷发射极沟槽60可以实现沟槽间距的小间距而不受光刻线宽的限制。该方案IGBT可以在高N阱浓度下实现高击穿电压，但是本设计需要一个特殊的工艺平台，工艺实现难度大。
发明内容
为了克服现有技术的上述缺陷，本发明的目的在于提出一种具有低导通电压高抗闩锁能力的IGBT。
为了实现上述发明目的，本发明采用如下技术方案：
一种具有低导通电压高抗闩锁能力的IGBT，包括集电极电极(Collector)、发射极电极(Emitter)和栅极电极(Gate)；其改进之处在于，
所述IGBT还包括：透明集电区1，漂移区3，载流子存储层4、沟道体区P阱5；其中透明集电区1与集电极相连；漂移区3位于透明集电区1上方；载流子存储层4形成于漂移区3上方，掺杂浓度比漂移区3高，沟道体区P阱5位于载流子存储层4上方；
所述IGBT还包括沟槽栅20和分离的沟槽30；其中沟槽栅20在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3，沟槽栅20由栅氧化层21及多晶硅层22组成，多晶硅层22连接到栅极电极；沟槽30在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3，在二维方向上位于两个沟槽栅20之间并在三维方向上被分段，沟槽30由栅氧化层31及多晶硅层32组成；
所述IGBT还包括P+发射区7、N+发射区6；其中P+发射区7、N+发射区6均位于沟道体区P阱5上方，P+发射区7在三维方向上位于分离的沟槽之间，N+发射区6位于沟槽30与两个沟槽栅20之间，P+发射区及N+发射区掺杂浓度较沟道体区P阱浓度高；
其中导通状态下，沟道体区P阱5沿沟槽方向形成N型导电沟道，漂移区3被从透明集电极1注入的P型载流子及从载流子存储层4注入的N型载流子进行电导调制。
优选地，在沟槽栅20之间设有假栅100(Dummy region)结构。
优选地，假栅的多晶硅层可以连接到发射极电极，也可以连接到栅极电极，也可以浮空设置，具体可以选用如下任一中结构：
1)两个沟槽栅之间在二维方向设置至少一个假栅100，所述假栅的多晶硅层连接到发射极电极；
2)两个沟槽栅之间在二维方向设置至少一个假栅100，所述假栅的多晶硅层连接到栅极电极；
3)两个沟槽栅之间在二维方向设置至少一个假栅100，所述假栅的多晶硅层进行浮空设置，不连接到任何电极。
优选地，发射极电极10可以仅设置在三维方向上分离的沟槽30之间。
优选地，一维方向可以是与IGBT上表面相垂直的纵向方向，二维方向和三维方向分别与一维方向相垂直、且二维方向与三维方向相互垂直。
优选地，所述双极晶体管还包括N型场截止层2；N型场截止层2位于透明集电区1和漂移区3之间，N型场截止层2浓度比漂移区3浓度高。
优选地，所述沟槽30在二维方向上两个沟槽栅之间可选的至少包含两个沟槽30。
优选地，至少两个沟槽30用于增加载流子存储层4的掺杂浓度。
优选地，所述沟槽30的多晶硅层32可以采用如下三种连接结构中的任一种：
1)沟槽30的多晶硅层32可以连接到发射极电极；
2)沟槽30的多晶硅层32可以连接到栅极电极；
3)沟槽30的多晶硅层32可以进行浮空设置，不连接到任何电极；
优选地，所述P+发射区7、N+发射区6仅在多个沟槽区30之间的区域中连接到发射极电极。
优选地，所述沟槽30和沟槽栅20之间距离小于2微米，载流子存储层4的掺杂浓度高于1E16cm-3。
优选地，所述沟槽30与沟槽30之间距离小于2微米，载流子存储层4的掺杂浓度高于1E16cm-3。
优选地，所述透明集电区1中包含至少一个连接到集电极电极的N型区(N+区)，形成逆导型IGBT。
另一方面，本发明还提出一种具有低导通电压高抗闩锁能力的IGBT的制备方法，应用于如上任一种未设置假栅的IGBT上，其改进之处在于，该方法包括如下步骤：
在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6；
在硅衬底正面进行沟槽刻蚀形成沟槽栅20和沟槽30；
在硅衬底正面同步形成沟槽栅的栅氧化层21和沟槽的栅氧化层31；
在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅的多晶硅层22和沟槽的多晶硅层32；
在硅衬底正面进行回刻并注入P型元素形成P+发射区7；
在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
在硅衬底背面注入P型离子并进行退火形成透明集电区1；
在硅衬底背面淀积金属形成集电极电极。
再一方面，本发明还提出一种具有低导通电压高抗闩锁能力的IGBT的制备方法，应用于如上任一种在沟槽栅之间设置有假栅100(Dummy region)的IGBT结构上，其改进之处在于，该方法包括如下步骤：
在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6；
在硅衬底正面进行沟槽刻蚀形成沟槽栅20、沟槽30和假栅50；
在硅衬底正面形成沟槽栅20的栅氧化层21、沟槽30的栅氧化层31和假栅50的栅氧化层；
在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅20的多晶硅层22、沟槽30的多晶硅层32和假栅50的多晶硅层；
在硅衬底正面进行回刻并注入P型元素形成P+发射区7；
在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
在硅衬底背面注入P型离子并进行退火形成透明集电区1；
在硅衬底背面淀积金属形成集电极电极。
优选地，所述在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6之前，还包括：
在硅衬底背面进行N型离子注入并推结形成N型场截止层2。
优选地，所述N型场截止层2浓度高于漂移区3浓度。
优选地，所述在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6，包括：
在硅衬底正面进行N型离子注入并推结形成载流子存储层4，其中载流子存储层4浓度高于漂移区3浓度。
在硅衬底正面进行P型离子注入并推结形成沟道体区P阱5；
在硅衬底正面进行N型离子注入形成N+发射区6。
优选地，所述在硅衬底正面进行回刻并注入P型元素形成P+发射区7之后，且所述在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极之前，还包括：
在硅衬底正面淀积形成磷硅玻璃层，在高温环境下将磷硅玻璃层致密化，通过对磷硅玻璃层刻蚀形成发射极电极和栅极电极的接触孔。
优选地，所述在硅衬底背面注入P型离子并进行退火形成透明集电区1中的退火方式选用炉管退火或激光退火。
优选地，对于未设置假栅的IGBT的制备方法中，所述在硅衬底正面同步形成沟槽栅的栅氧化层21和沟槽的栅氧化层31，包括：
利用干氧氧化在硅衬底正面同步形成沟槽栅的栅氧化层21和沟槽的栅氧化层31。
优选地，对于设置有假栅的IGBT的制备方法中，所述在硅衬底正面形成沟槽栅20的栅氧化层21、沟槽30的栅氧化层31和假栅50的栅氧化层，包括：
利用干氧氧化在硅衬底正面同步形成沟槽栅20的栅氧化层21、沟槽30的栅氧化层31和假栅50的栅氧化层。
与最接近的现有技术相比，本发明提供的技术方案具有以下有益效果：
本发明公开的一种具有低导通电压高抗闩锁能力的IGBT，包括集电极电极、发射极电极和栅极电极；所述双极晶体管还包括：透明集电区1，漂移区3，载流子存储层4、沟道体区P阱5；其中透明集电区1与集电极相连；漂移区3位于透明集电区1上方；载流子存储层4形成于漂移区3上方，掺杂浓度比漂移区3高，沟道体区P阱5位于载流子存储层4上方；所述双极晶体管还包括沟槽栅20和分离的沟槽30；其中沟槽栅20在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3，沟槽栅20由栅氧化层21及多晶硅层22组成，多晶硅层连接到栅极电极；沟槽30在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3，在二维方向上位于两个沟槽栅20之间并在三维方向上被分段，沟槽30由栅氧化层31及多晶硅层32组成，多晶硅层32连接到栅极电极；所述双极晶体管还包括P+发射区7、N+发射区6；其中P+发射区、N+发射区均位于沟道体区P阱5上方，P+发射区7在三维方向上位于分离的沟槽30之间，N+发射区6位于沟槽30与两个沟槽栅20之间，P+发射区及N+发射区掺杂浓度较沟道体区P阱浓度高；其中导通状态下，沟道体区P阱沿沟槽方向形成N型导电沟道，漂移区被从透明集电极注入的P型载流子及从载流子存储层注入的N型载流子进行电导调制。本发明在有源区沟槽栅之间设置分离的沟槽，沟槽可以在击穿特性，可靠性和关断损耗无明显变化的情况下允许载流子存储层有更高的掺杂，进一步降低导通电压，实现导通电压和关断损耗折中的提升；沟槽有助于将耗尽区和电势推入更深的衬底中，远离沟槽底端，降低沟槽底端电场强度，提高击穿特性，降低了与沟槽底部的高电场相关联的可靠性的影响，如热电载流子退化或者时间相关的介电击穿；在分离沟槽中间设置浅凹槽P+发射区，提高抗闩锁能力，提高器件安全工作区。因此采用本发明的如上技术方案，可以在实现低导通电压的同时，仍具有高抗闩锁能力。
由于发生短路时，短路电流太大容易毁坏IGBT器件，因此本发明通过在沟槽栅20之间设置假栅(Dummy region)结构，能够增大单元胞宽度，降低芯片电流密度，降低短路电流。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是根据现有技术的半导体器件，其中P+发射区为浅凹槽区，与沟槽栅平行；
图2是根据现有技术的半导体器件，其中P+发射区与N+发射区在二维方向上交替设置，该结构可以缩小MESA间距；
图3是根据现有技术的半导体器件，其中有一个分段沟槽位于沟槽栅之间，分段沟槽之间形成沟道，该结构将允许对载流子存储层浓度进行更高的掺杂；
图4是根据现有技术的半导体器件，其中在沟槽栅之间有一个与发射极相连的凹陷沟槽。该结构允许对载流子存储层进行更高的掺杂；
图5是根据本发明的半导体器件，其中两个沟槽栅之间设置分离沟槽，分离沟槽之间设置凹陷的P+发射区。本结构中，分离沟槽与发射极相连；
图6是图1中现有技术与本发明专利技术的击穿电压对比曲线，本发明在不降低击穿电压的情况下可以提高载流子存储层的掺杂浓度；
图7为图1中现有技术与本发明专利技术的通态I-V曲线。本发明专利的导通电压更低；
图8为图1中现有技术与本发明专利技术的关断损耗与导通电压折中图。本发明专利折中曲线更靠近原点，可以实现更好的折中；
图9是根据本发明的半导体器件，其中沟槽栅之间设置两个沟槽，该结构可以实现载流子存储层更高浓度的掺杂；
图10是根据本发明的半导体器件，其中沟槽连接到栅极；
图11是根据本发明的半导体器件，其中沟槽浮空；
图12是根据本发明的一种半导体器件，其中发射极设置在三维方向的沟槽之间；
图13是根据本发明的半导体器件，其中在两个沟槽栅之间添加假栅增加元胞尺寸，部分假栅被分离，分离的假栅间隔设置P+凹陷发射区，连接假栅之间的P阱到发射极电极；
图14是根据本发明的半导体器件，其中它被应用于逆导IGBT(RC-IGBT)；
图15是本发明实施例中未增加假栅的IGBT的制备方法流程示意图；
图16是本发明实施例中增加假栅结构的IGBT的制备方法流程示意图。
具体实施方式
下面结合附图，对本发明实施例提供的具有低导通电压高抗闩锁能力的IGBT及其制备方法分别进行详细说明。
实施例1
本发明实施例1提供一种具有低导通电压高抗闩锁能力的IGBT，具有高压端子(集电极电极Collector)，低压端子(发射极电极Emitter)以及控制端子(栅极电极Gate)，其结构如图5所示，包括：透明集电区1(Collector P+)，N型场截止层2(N field stop)，漂移区3(Ndrift)，其中透明集电区1和集电极电极相连；漂移区3位于透明集电区1上方，N型场截止层2位于透明集电区1和漂移区3之间，N型场截止层2浓度比漂移区3浓度高。所述IGBT还包括载流子存储层4(Nwell)、沟道体区P阱5(Pwell)，P+发射区7(P+)、N+发射区6(N+)，其中载流子存储层4形成于漂移区3上方，沟道体区P阱5位于载流子存储层4上方，P+发射区7及N+发射区6位于沟道体区P阱5上方并与发射极电极直接相连，P+发射区7及N+发射区6掺杂浓度较沟道体区P阱5浓度高。
IGBT还包括至少两个沟槽栅20和至少两个分离的沟槽30，其中至少有两个沟槽栅20与P+发射区7相邻，沟槽栅20在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3；分离的沟槽30在二维方向上位于两个沟槽栅20之间并在一维方向上从表面延伸，穿过沟道体区P阱5进入漂移区3，沟槽30在二维方向上位于两个沟槽栅20之间并在三维方向上被分段。沟槽30的存在可以使击穿特性，可靠性和关断损耗无明显恶化的情况下允许载流子存储层4有更高的掺杂，导通电压进一步降低，实现导通电压和关断损耗折中的提升；沟槽30有助于将耗尽区和电势推入更深的衬底中，远离沟槽底端，降低沟槽底端电场强度，提高击穿特性，降低了与沟槽底部的高电场相关联的可靠性的影响，如热电载流子退化或者时间相关的介电击穿。载流子存储层4浓度在1E16cm-3以上。沟槽30到沟槽栅距离小于2um，理想的小于1um。N+发射区6位于沟槽30与沟槽栅之间，P+发射区7位于分离的沟槽30之间，沟槽30之间的距离可以尽可能的小但同时仍然有足够的空间来形成良好的欧姆接触。
沟槽栅20由栅氧化层21及多晶硅层22组成，多晶硅层22连接到栅极电极。所有沟槽30都包含栅氧化层31与多晶硅层32，栅氧化层31位于多晶硅层32的外侧，沟槽30中的多晶硅32可以连接到栅极电极，也可以连接到发射极电极，也可以浮空设置不连接任何电极。在本实施例中，N+发射区6、P+发射区7及沟槽30都连接到发射极电极10。
并且在三维方向上沟槽30之间至少放置一个P+发射区7，N+发射区6在二维方向上向沟槽栅20延伸。
在导通状态下，沟道体区P阱5沿沟槽方向形成N型导电沟道，漂移区3被从透明集电极1注入的P型载流子及从载流子存储层4注入的N型载流子进行电导调制。沟槽30与沟槽栅20在二维方向的间距可以减小，二者共同作用将耗尽区向一维方向扩展，远离沟槽底端，降低沟槽底端电场强度，提高击穿电压，同时耗尽区也会向周围扩展，如果两者的间距足够，在二维方向上，载流子存储层完全耗尽，击穿电压也会得到提高。即在相同的击穿电压下，载流子存储层浓度更大，在击穿特性，可靠性和关断损耗无明显恶化的情况下，降低导通电压。沟槽30与沟槽栅20同时形成，不增加工艺成本及工艺难度。
图6和图7分别为本发明实施例与现有技术的击穿电压和通态性能的比较。
图8是本发明和图1所示现有技术的关断损耗EOFF与导通电压VON折中关系对比。沟槽30连接到发射电极，通过连接更多的栅极电容到发射极电极10，降低栅极到漏极的电容。米勒电容的降低有助于降低开关损耗。本发明的试验表明，具有高载流子存储层浓度的实施例折中特性更优。由于该设计P+发射区7面积可以设置的更大，可以将P+发射区7设置成浅沟槽，比N+发射区接触孔深，这将提高器件抗闩锁能力，从而提高器件安全工作区(SOA)。
实施例2
本发明实施例2提供一种具有低导通电压高抗闩锁能力的IGBT，如图9所示。IGBT在两个沟槽栅20之间有两个分离沟槽30。本领域技术人员将理解，使用两个分离沟槽仅是一个示例，在沟槽栅20之间可以增加任意数量的分离沟槽30。这种结构的优点是进一步缩小沟槽之间的间距，在击穿电压不变的情况下可以使用更高的载流子存储层掺杂。载流子存储层掺杂浓度大于1E16cm-3。为了保证击穿电压，沟槽30到沟槽栅距离小于2um，理想的小于1um，在二维方向上，分离沟槽之间的间距小于2um，理想的小于1um。
在图5和图9中，沟槽30的多晶硅层32连接到发射极电极10。但是，沟槽30的多晶硅层32可选的连接到栅极电极或者浮空设置。在某些应用中，这是控制开关参数(如di/dt，dv/dt以及电压尖峰)的必要手段。
实施例3
本发明实施例3提供一种具有低导通电压高抗闩锁能力的IGBT，如图10所示。该IGBT带沟槽结构30，且沟槽30与栅极电极相连。
实施例4
本发明实施例4提供一种具有低导通电压高抗闩锁能力的IGBT，如图11所示。该IGBT带沟槽结构30，且沟槽30的多晶硅层32既没有连接到发射极电极也没有连接到栅极电极，采取浮空设置。
实施例5
本发明实施例5提供一种具有低导通电压高抗闩锁能力的IGBT，如图12所示。P+发射区7被放置在沟槽30之间，这种方式可以进一步缩小沟槽栅20之间的距离，但是前提要保证沟槽30之间有足够的空隙形成P+发射区。
实施例6
本发明实施例6提供一种具有低导通电压高抗闩锁能力的IGBT，如图13所示。尽管在图5和图10-12中元胞中含有沟槽区域，这些结构也可以如图13所示扩展单元胞宽度以降低饱和电流并改善短路安全工作区(SCSOA)。图13中沟槽栅之间添加假栅100。假栅100与沟槽栅20同时形成，不增加工艺步骤。假栅100的多晶硅层连接到发射极电极，可选的，假栅100的多晶硅可以连接到栅极电极或者浮空设置，不连接到任何电极。假栅在第三维度上分离，分离的假栅中间设置P+凹陷发射区，P+凹陷发射区连接到发射极电极，可选的P+凹陷发射区可以浮空设置。图13中N-drift表示漂移区，Field stop表示场截止层，Dummyregion100表示假栅100。
实施例7
本发明实施例7提供一种具有低导通电压高抗闩锁能力的IGBT，如图14所示。逆导IGBT是在IGBT结构上添加一个附加的N+层200，N+层200放置在透明集电极区1并连接到集电极电极。N+层200作为一个反并联的阴极二极管，在反向导通模式下传导电流。在图14中，N+层200显示在第三维度，可选的，它可能被放在第二维度。图14中CollectorN+表示集电极N+层。
实施例8
本发明提供一种未增加假栅的IGBT的制备方法，如图15所示，该方法可以包括如下步骤：
S81、在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6；
S82、在硅衬底正面进行沟槽刻蚀形成沟槽栅20和沟槽30；
S83、在硅衬底正面形成沟槽栅20的栅氧化层21和沟槽30的栅氧化层31；
S84、在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅20的多晶硅层22和沟槽30的多晶硅层32；
S85、在硅衬底正面进行回刻并注入P型元素形成P+发射区7；
S86、在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
S87、在硅衬底背面注入P型离子并进行退火形成透明集电区1；
S88、在硅衬底背面淀积金属形成集电极电极。
在本发明实施例的可选方案为，在上述S81之前，还可以包括如下步骤：
S80、在硅衬底背面进行N型离子注入并推结形成N型场截止层2；
进一步地，N型场截止层2浓度可以高于漂移区3浓度；
在本发明实施例的可选方案为，上述S81可以包括如下步骤：
S811、在硅衬底正面进行N型离子注入并推结形成载流子存储层4，其中载流子存储层浓度高于漂移区3浓度；
S812、在硅衬底正面进行P型离子注入并推结形成沟道体区P阱5；
S813、在硅衬底正面进行N型离子注入形成N+发射区6；
在本发明实施例的可选方案为，上述S83可以包括如下步骤：
利用干氧氧化在硅衬底正面形成沟槽栅20的栅氧化层21和沟槽的30栅氧化层31；
在本发明实施例的可选方案为，在上述S85之后，且在上述S86之前，还可以包括如下步骤：
在硅衬底正面淀积形成磷硅玻璃层，在高温环境下将磷硅玻璃层致密化，通过对磷硅玻璃层刻蚀形成发射极电极和栅极电极的接触孔；
在本发明实施例的可选方案为，上述S87中的退火方式可以选用炉管退火、激光退火或其他退火方式。
实施例9
本发明提供一种增设有假栅结构的IGBT的制备方法，如图16所示，该方法可以包括如下步骤：
S91、在硅衬底正面依次形成载流子存储层4、沟道体区P阱5和N+发射区6；
S92、在硅衬底正面进行沟槽刻蚀形成沟槽栅20、沟槽30和假栅50；
S93、在硅衬底正面形成沟槽栅20的栅氧化层21、沟槽30的栅氧化层31和假栅50的栅氧化层；
S94、在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅20的多晶硅层22、沟槽30的多晶硅层32和假栅50的多晶硅层；
S95、在硅衬底正面进行回刻并注入P型元素形成P+发射区7；
S96、在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
S97、在硅衬底背面注入P型离子并进行退火形成透明集电区1；
S98、在硅衬底背面淀积金属形成集电极电极。
在本发明实施例的可选方案为，在上述S91之前，还可以包括如下步骤：
S90、在硅衬底背面进行N型离子注入并推结形成N型场截止层2；
进一步地，所述N型场截止层2浓度高于漂移区3浓度；
在本发明实施例的可选方案为，上述S91可以包括如下步骤：
S911、在硅衬底正面进行N型离子注入并推结形成载流子存储层4，其中载流子存储层4浓度高于漂移区3浓度；
S912、在硅衬底正面进行P型离子注入并推结形成沟道体区P阱5；
S913、在硅衬底正面进行N型离子注入形成N+发射区6；
在本发明实施例的可选方案为，上述S93可以包括如下步骤：
利用干氧氧化在硅衬底正面形成沟槽栅20的栅氧化层21、沟槽30的栅氧化层31和假栅50的栅氧化层。
在本发明实施例的可选方案为，在上述S95之后，且在上述S96之前，还可以包括如下步骤：
在硅衬底正面淀积形成磷硅玻璃层，在高温环境下将磷硅玻璃层致密化，通过对磷硅玻璃层刻蚀刻蚀形成发射极电极和栅极电极的接触孔；
在本发明实施例的可选方案为，上述S97中的退火方式可以选用炉管退火、激光退火或其他退火方式。
本领域技术人员将理解，上述实施例不是穷尽的，并且一个实施例的特征可以与其他实施例的特征组合。
为了描述的方便，以上所述装置的各部分以功能分为各种模块或单元分别描述。当然，在实施本申请时可以把各模块或单元的功能在同一个或多个软件或硬件中实现。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员参照上述实施例依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的保护范围之内。
Claims (10)
1.一种具有低导通电压高抗闩锁能力的IGBT，包括集电极电极、发射极电极和栅极电极；其特征在于，
所述IGBT还包括：透明集电区(1)，漂移区(3)，载流子存储层(4)、沟道体区P阱(5)；其中透明集电区(1)与集电极相连；漂移区(3)位于透明集电区(1)上方；载流子存储层(4)形成于漂移区(3)上方，掺杂浓度比漂移区(3)高，沟道体区P阱(5)位于载流子存储层(4)上方；
所述IGBT还包括沟槽栅(20)和分离的沟槽(30)；其中沟槽栅(20)在一维方向上从表面延伸，穿过沟道体区P阱(5)进入漂移区(3)，沟槽栅(20)由栅氧化层(21)及多晶硅层(22)组成，多晶硅层(22)连接到栅极电极；沟槽(30)在一维方向上从表面延伸，穿过沟道体区P阱(5)进入漂移区(3)，在二维方向上位于两个沟槽栅(20)之间并在三维方向上被分段，沟槽(30)由栅氧化层(31)及多晶硅层(32)组成，多晶硅层(32)连接到栅极电极；
所述IGBT还包括P+发射区(7)、N+发射区(6)；其中P+发射区(7)、N+发射区(6)均位于沟道体区P阱(5)上方，P+发射区(7)在三维方向上位于分离的沟槽之间，N+发射区(6)位于沟槽(30)与两个沟槽栅(20)之间，P+发射区(7)及N+发射区(6)掺杂浓度较沟道体区P阱(5)浓度高；
其中导通状态下，沟道体区P阱(5)沿沟槽方向形成N型导电沟道，漂移区(3)被从透明集电极(1)注入的P型载流子及从载流子存储层(4)注入的N型载流子进行电导调制。
2.根据权利要求1所述的IGBT，其特征在于，两个沟槽栅之间在二维方向设置至少一个假栅(100)；
优选地，所述假栅(100)的多晶硅层连接到发射极电极；
优选地，两个沟槽栅之间在二维方向设置至少一个假栅(100)，所述假栅(100)的多晶硅层连接到栅极电极；
优选地，两个沟槽栅之间在二维方向设置至少一个假栅(100)，所述假栅(100)的多晶硅层进行浮空设置，不连接到任何电极。
3.根据权利要求1或2所述的IGBT，其特征在于，所述IGBT还包括N型场截止层(2)；N型场截止层(2)位于透明集电区(1)和漂移区(3)之间，N型场截止层(2)浓度比漂移区(3)浓度高。
4.根据权利要求1或2所述的IGBT，其特征在于，所述沟槽(30)在二维方向上两个沟槽栅之间至少包含两个沟槽(30)；
优选地，至少两个沟槽(30)用于增加载流子存储层(4)的掺杂浓度。
5.根据权利要求1或2所述的IGBT，其特征在于，所述沟槽(30)的多晶硅层(32)连接到发射极电极；
优选地，所述沟槽(30)的多晶硅层(32)连接到栅极电极；
优选地，所述沟槽(30)的多晶硅层(32)进行浮空设置，不连接到任何电极；
优选地，所述P+发射区(7)、N+发射区(6)仅在多个沟槽区(30)之间的区域中连接到发射极电极。
6.根据权利要求1或2所述的IGBT，其特征在于，所述沟槽(30)和沟槽栅(20)之间距离小于2微米，载流子存储层(4)的掺杂浓度高于1E16cm-3；
优选地，所述沟槽(30)与沟槽(30)之间距离小于2微米，载流子存储层(4)的掺杂浓度高于1E16em-3。
7.根据权利要求1或2所述的IGBT，其特征在于，所述透明集电区(1)中包含至少一个连接到集电极电极的N型区，形成逆导型IGBT。
8.一种如权利要求1、3-7任一所述的IGBT的制备方法，其特征在于，该方法包括：
在硅衬底正面依次形成载流子存储层(4)、沟道体区P阱(5)和N+发射区(6)；
在硅衬底正面进行沟槽刻蚀形成沟槽栅(20)和沟槽(30)；
在硅衬底正面形成沟槽栅(20)的栅氧化层(21)和沟槽(30)的栅氧化层(31)；
在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅(20)的多晶硅层(22)和沟槽(30)的多晶硅层(32)；
在硅衬底正面进行回刻并注入P型元素形成P+发射区(7)；
在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
在硅衬底背面注入P型离子并进行退火形成透明集电区(1)；
在硅衬底背面淀积金属形成集电极电极。
9.一种如权利要求2-7任一所述的IGBT的制备方法，其特征在于，该方法包括：
在硅衬底正面依次形成载流子存储层(4)、沟道体区P阱(5)和N+发射区(6)；
在硅衬底正面进行沟槽刻蚀形成沟槽栅(20)、沟槽(30)和假栅(50)；
在硅衬底正面形成沟槽栅(20)的栅氧化层(21)、沟槽(30)的栅氧化层(31)和假栅(50)的栅氧化层；
在硅衬底正面进行淀积重掺杂的多晶硅填充沟槽并进行回刻，形成沟槽栅(20)的多晶硅层(22)、沟槽(30)的多晶硅层(32)和假栅(50)的多晶硅层；
在硅衬底正面进行回刻并注入P型元素形成P+发射区(7)；
在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极；
在硅衬底背面注入P型离子并进行退火形成透明集电区(1)；
在硅衬底背面淀积金属形成集电极电极。
10.根据权利要求8或9所述的方法，其特征在于，所述在硅衬底正面依次形成载流子存储层(4)、沟道体区P阱(5)和N+发射区(6)之前，还包括：
在硅衬底背面进行N型离子注入并推结形成N型场截止层(2)；
优选地，所述N型场截止层(2)浓度高于漂移区(3)浓度；
优选地，所述在硅衬底正面依次形成载流子存储层(4)、沟道体区P阱(5)和N+发射区(6)，包括：
在硅衬底正面进行N型离子注入并推结形成载流子存储层(4)，其中载流子存储层(4)浓度高于漂移区(3)浓度；
在硅衬底正面进行P型离子注入并推结形成沟道体区P阱(5)；
在硅衬底正面进行N型离子注入形成N+发射区(6)；
优选地，所述在硅衬底正面进行回刻并注入P型元素形成P+发射区(7)之后，且所述在硅衬底正面通过金属淀积及刻蚀形成发射极电极和栅极电极之前，还包括：
在硅衬底正面淀积形成磷硅玻璃层，在高温环境下将磷硅玻璃层致密化，通过对磷硅玻璃层刻蚀形成发射极电极和栅极电极的接触孔；
优选地，所述在硅衬底背面注入P型离子并进行退火形成透明集电区(1)中的退火方式选用炉管退火或激光退火。
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|---|---|---|---|---|
| CN114975620A (zh) * | 2022-05-31 | 2022-08-30 | 江苏中科君芯科技有限公司 | 低输入电容的沟槽型igbt器件及制备方法 |
| CN116646383A (zh) * | 2023-07-27 | 2023-08-25 | 深圳芯能半导体技术有限公司 | 一种具高短路承受力的沟槽栅igbt芯片及其制作方法 |
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2021
- 2021-07-14 CN CN202110792612.9A patent/CN113725292A/zh active Pending
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| CN114975620A (zh) * | 2022-05-31 | 2022-08-30 | 江苏中科君芯科技有限公司 | 低输入电容的沟槽型igbt器件及制备方法 |
| CN114975620B (zh) * | 2022-05-31 | 2024-04-19 | 江苏中科君芯科技有限公司 | 低输入电容的沟槽型igbt器件及制备方法 |
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