CN115777137A - 功率半导体器件 - Google Patents

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朱春林
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Dynex Semiconductor Ltd
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Zhuzhou CRRC Times Semiconductor Co Ltd
Dynex Semiconductor Ltd
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Abstract

提供了一种功率半导体器件(1)，包括：半导体衬底(2)，其包括：选择性地设置在该半导体衬底的第一侧的基极层(5)，并且其中，该基极层具有第一导电类型；集电极层(3)，其设置在该半导体衬底的第二侧，其中，该第二侧与该第一侧相对，并且其中，该集电极层具有该第一导电类型；以及漂移层(4)，其具有与该第一导电类型相反的第二导电类型，其中，该漂移层布置在该集电极层(3)和该基极层(5)之间；设置在该半导体衬底(2)中的有源单元(15)，其中，该有源单元(15)包括具有该第二导电类型的发射极区(7)、作为该基极层(5)的一部分的有源基极区(5‑i)、包括栅极绝缘体(11)和设置在其中的有源栅电极(10)的有源栅极沟槽(9)，并且其中，该有源栅极沟槽(9)被配置为沿着第一方向Y从该半导体衬底(2)的第一侧的表面延伸到该漂移层(4)中；以及设置在该衬底(2)中并相邻该有源单元(15)的绝缘沟槽(17)，其中，该绝缘沟槽(17)填充有介电材料，其中，该有源单元(15)沿着垂直于该第一方向Y的第二方向X具有第一长度L1，并且该绝缘沟槽(17)沿着该第二方向Y具有第二长度L2，以及该第一长度L1和该第二长度L2满足0.5≤L2/L1≤2的关系。

Description

功率半导体器件
技术领域
本公开涉及功率半导体器件。更具体但不排他地，本公开涉及具有绝缘沟槽的沟槽栅极功率半导体器件。
背景技术
功率半导体器件(例如绝缘栅极双极晶体管(IGBT))已广泛用作各种功率应用中的功率开关。IGBT的重要操作参数通常包括集电极和发射极之间的导通状态压降(VCE,sat)、切换损耗(ESW)和安全操作区域(SOA)。VCE,sat和ESW 表示IGBT的效率，而SOA表示IGBT的可靠性。
一般来说，有两种常见的IGBT结构。一种类型被称为平面栅极IGBT，在该平面栅极IGBT中，在晶片的表面上提供栅极电极。另一种类型被称为沟槽栅极 IGBT，在该沟槽栅极IGBT中，沟槽结构形成在晶片中，并且在沟槽结构中掩埋栅极电极。沟槽栅极IGBT具有垂直于晶片表面的MOS沟道，并且垂直MOS沟道有效地消除了平面栅极结构中的JFET效应。同时，由于MOS沟道密度不受芯片表面积的限制，沟道密度可以被大大提高。以此方式，与平面栅极IGBT相比，沟槽栅极IGBT可以提供增加的沟道密度，并相应地提供减少的导通状态压降VCE,sat。然而，沟槽栅极IGBT由于其高饱和集电极电流密度而具有较差的短路电流能力或较差的短路SOA(SCSOA)。因此，在最新的沟槽栅极技术中，采用了虚设区(dummy region)来优化VCE,sat和SCSOA之间的折衷性能，而不牺牲反向阻断电压。
虚设区(包括虚设沟槽以及虚设沟槽之间的虚设阱)引入了附加的寄生电容和更多的空间来存储自由电子-空穴载流子，当器件截止或导通时，需要将载流子移除或涌入。据报道，虚设沟槽可以电连接到沟槽栅极IGBT的有源栅极电极，但是这种类型的连接将由于增加的栅极-集电极电容(CGC)而导致大的切换损耗。还已知，虚设沟槽可以电连接到IGBT的发射极电极，但是这种类型的连接将增加导通切换速度(由集电极电流的变化率di/dt表示)，并可以通过改变栅极电阻器Rg,on而导致不可控的di/dt。
因此，通常需要折衷IGBT的一个操作参数以改进IGBT的另一操作参数。对于其他类型的功率半导体器件也存在类似的问题。
通常期望提供一种具有改进的器件效率以及改进的可靠性的功率半导体器件。
发明内容
本公开的目的之一是提供一种改进的功率半导体器件，其解决了与已知结构相关的问题，无论是在本文中还是在其他方面的问题。
根据本公开的第一方面，提供了一种功率半导体器件，包括：
半导体衬底，其包括：
选择性地设置在半导体衬底的第一侧的基极层，并且其中，基极层具有第一导电类型；
集电极层，其设置在半导体衬底的第二侧，其中，第二侧与第一侧相对，并且其中，集电极层具有第一导电类型；和
漂移层，其具有与第一导电类型相反的第二导电类型，其中，漂移层布置在集电极层和基极层之间；
设置在半导体衬底中的有源单元，其中，有源单元包括具有第二导电类型的发射极区、作为该基极层的一部分的有源基极区、包括栅极绝缘体和设置在其中的有源栅电极的有源栅极沟槽，并且其中，有源栅极沟槽被构造为沿着第一方向从半导体衬底的第一侧的表面延伸到漂移层中；以及
设置在衬底中并相邻有源单元的绝缘沟槽，其中，该绝缘沟槽填充有介电材料，其中，有源单元沿着垂直于第一方向的第二方向具有第一长度L1，并且绝缘沟槽沿着第二方向具有第二长度L2，并且第一长度L1和第二长度L2满足0.5≤ L2/L1≤2的关系。
与提供虚设半导体区以与有源单元相邻的功率半导体器件(例如IGBT)的现有设计相比，使用第一方面的绝缘沟槽来代替虚设半导体区的至少一部分对于改善SOA和切换可控性以及降低功率半导体器件的切换损耗和EMI噪声是有利的，同时提供类似水平的电流密度。有源单元的长度L1和绝缘沟槽的长度L2遵循设计规则0.5≤L2/L1≤2，这对于保持芯片正面上的均匀电场分布(从而提高器件的可靠性)和保持过程均匀性和可控性是有用的。L2/L1是指第二长度L2和第一长度L1的比值。
优选地，第一长度L1和第二长度L2还可以满足L2/L1≤1.7的关系。更优选地，第一长度L1和第二长度L2还可以满足L2/L1≤1.5的关系。通过使 L2/L1不大于2，优选地不大于1.7，最优选地不大于1.5，当器件反向偏置时，可以防止绝缘沟槽下的电场达到过大的水平，从而保护器件不损坏。
优选地，第一长度L1和第二长度L2还可以满足L2/L1≤1的关系。通过使L2/L1不低于0.5，更优选地不低于1，降低了器件遭受高短路电流的风险，从而允许器件具有可接受的SCSOA性能。
发射极区可以选择性地设置在半导体衬底的第一侧上。
有源单元还可以包括设置在有源基极区和漂移层之间的第一注入区，其中，第一注入区是第二导电类型，并且具有比漂移层更高的掺杂浓度。
有利地，第一注入区通过在导通状态期间增强漂移层中的载流子分布来改善功率半导体器件中的电导率调制，从而降低功率半导体器件的VCE,sat。
有源栅极沟槽可以被构造为延伸穿过基极层和第一注入区而进入漂移层。
绝缘沟槽可以仅填充有介电材料。
换句话说，绝缘沟槽没有填充任何半导体或导电材料。介电材料可以包括多于一种类型的介电材料。
绝缘沟槽可以被构造为从半导体衬底的第一侧的表面延伸到漂移层中。
绝缘沟槽和有源栅极沟槽可以沿着第一方向具有基本相同的深度。
功率半导体器件还可以包括与有源单元的发射极区电连接的发射极电极和与集电极层电连接的集电极电极。
有源单元可以进一步包括在有源栅极沟槽和漂移层之间的第二注入区，第二注入区域具有第一导电类型。
有利地，第二注入区在功率半导体器件的导通状态期间保护有源栅极沟槽的底部不受由集电极层注入的爆炸空穴，并因此保护有源栅极沟槽不受来自集电极层的阱空穴的爆炸。结果，第二注入区提高了功率半导体器件的可靠性。此外，第二注入区为功功率半导体器件提供更好的阻挡能力。
有源栅极沟槽和漂移层之间的第二注入区可以具有浮动电势，即不电连接到功率半导体器件的任何电极。
第二注入区也可以设置在绝缘沟槽和漂移层之间。
有利地，绝缘沟槽和漂移层之间的第二注入区为功率半导体器件提供更好的阻挡能力。
绝缘沟槽和漂移层之间的第二注入区可以电连接到发射极电极。
第二方向可以平行于半导体衬底的表面。
有源单元可以被构造为在功率半导体器件的导通状态期间提供至少一个电流沟道。应当理解，有源单元是指能够在整个功率半导体器件中传导电流的最小重复单元。
有源单元还可以包括虚设基极区，该虚设基极区是基极层的一部分，并且其中，有源基极区和虚设基极区设置在有源栅极沟槽的相对的侧，使得有源单元在功率半导体器件的导通状态期间提供单个电流沟道。
应当理解，在功率半导体器件的导通状态期间，单个电流沟道由有源基极区提供，并且虚设基极区中不具有任何发射极区。
第一注入区也可以设置在虚设基极区和漂移层之间。
有源单元的虚设基极区可以具有浮置电势或者可以电连接到发射极电极。
有源单元可以被构造为在功率半导体器件的导通状态期间提供位于有源栅极沟槽的相对的侧的两个电流沟道。
有源栅极沟槽可沿着第二方向设置在有源单元的中间。
功率半导体器件可以包括多个有源单元和多个绝缘沟槽。
有源单元和绝缘沟槽可以沿着第二方向布置。每个有源单元可以沿着第二方向紧挨地设置在两个绝缘沟槽之间。
可以在相邻的有源单元之间紧挨设置单一一个绝缘沟槽。
表达“之间紧挨”表示相邻的有源单元之间没有其他结构。换句话说，沿着第二方向的相邻有源单元之间的距离是绝缘沟槽的第二长度L2。
功率半导体器件还可以包括虚设单元。虚设单元可以包括虚设基极区，虚设基极区是基极层的一部分。
应当理解，在功率半导体器件的导通状态期间，虚设单元不提供任何电流沟道。
虚设单元还可以包括虚设栅极沟槽，虚设栅极沟槽包括栅极绝缘体和设置在其中的虚设栅极电极。
虚设单元的虚设栅极电极和虚设基极区可以电连接到发射极电极。可替代地，虚设栅极电极可以电连接到有源栅极电极。
有源栅极电极和虚设栅极电极可以由多晶硅制成。
虚设单元沿着第二方向的长度可以等于第一长度L1。
虚设栅极沟槽可以具有与有源栅极沟槽相同的尺寸。
虚设栅极沟槽可沿第二方向设置在虚设单元的中间。
第一注入区也可以设置在虚设基极区和漂移层之间的虚设单元内。
第二注入区也可以设置在虚设栅极沟槽和漂移层之间的虚设单元内。
功率半导体器件可以包括多个虚设单元。虚设单元中的至少一个和绝缘沟槽中的至少两个可以沿着第二方向设置在相邻的有源单元之间。
绝缘沟槽可以沿着第二方向设置在虚设单元和有源单元之间，或者设置在两个虚设单元之间。
功率半导体器件还可以包括具有第二导电类型的缓冲层，其中缓冲层设置在漂移层和集电极层之间，并且具有比漂移层更高的掺杂浓度。
有利地，缓冲层对于减小功率半导体器件的导通状态压降VCE,sat是有用的。
功率半导体器件可以包括绝缘栅极双极晶体管(IGBT)。
根据本公开的第二方面，提供了一种制造功率半导体器件的方法，该方法包括：
提供半导体衬底，该半导体衬底包括：
设置在半导体衬底的第一侧的基极层，其中，基极层具有第一导电类型；以及
漂移层，其具有与第一导电类型相反的第二导电类型；
选择性地蚀刻基极层和漂移层，以在半导体衬底内形成有源栅极沟槽和绝缘沟槽；
在有源栅极沟槽内形成栅极绝缘体；
在该有源栅沟槽内形成有源栅极电极；
用介电材料填充该绝缘沟槽；
在半导体衬底的第一侧的基极层内选择性地形成具有第二导电类型的发射极区，其中，发射极区、其中设置有发射极区的基极层的一部分以及具有栅极绝缘体和有源栅电极的有源栅极沟槽共同提供有源单元，并且其中，该绝缘沟槽相邻有源单元；以及
在半导体衬底的第二侧形成集电极层，集电极层具有第一导电类型，其中，第二侧与第一侧相对，并且，漂移层布置在集电极层和基极层之间；
其中：
有源栅极被构造为沿着第一方向从半导体衬底的第一侧的表面延伸到漂移层中；
有源单元沿着垂直于第一方向的第二方向具有第一长度L1，并且绝缘沟槽沿着第二方向具有第二长度L2；以及
第一长度L1和第二长度L2满足0.5≤L2/L1≤2的关系。
在适当的情况下，上文关于本公开的第一方面描述的任意可选特征可以应用于本发明的第二方面。
可以理解，上述L2/L1的各种范围允许范围端点的规定值具有一定程度的可变性，例如±10％。例如，2的规定极限可以是2*(1-10％)以及2*(1+10％)之间的任何数字。此外，以范围格式表示的值应以灵活的方式进行解释，以不仅包括明确列举为范围端点的数值，还包括包含在该范围内的所有单独数值或子范围，如同明确列举了每个数值和子范围一样。
附图说明
为了更充分地理解本公开，现在将参考附图以示例的方式描述本公开的多个实施例，其中：
图1是根据本公开第一实施例的功率半导体器件的截面图的图示；
图2是根据本公开第二实施例的功率半导体器件的截面图的图示；
图3是根据本公开第三实施例的功率半导体器件的截面图的图示；
图4是根据本公开第四实施例的功率半导体器件的截面图的图示；
图5是根据本公开第五实施例的功率半导体器件的截面图的图示；
图6-1至6-9示出了根据第四实施例的功率半导体器件的制造方法。
在附图中，相同的部件由相同的附图标记表示。
应当理解，附图仅用于说明目的，而不是按比例绘制的。
具体实施方式
此后，参考附图，将给出根据本公开的功率半导体器件的优选实施例的详细描述。在说明书和附图中以N或P为前缀的层或区意味着电子或空穴分别是多数载流子。此外，向N或P添加的“+”或“-”分别表示比未添加“+”和“-”的层或区中的杂质浓度更高或更低。具有相同相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“N”掺杂区可以具有相同或不同的绝对掺杂浓度。在下面的描述和附图中，相同的附图标记被赋予相同的配置，并且省略了冗余的描述。
图1示意性示出了根据本公开第一实施例的功率半导体器件1的截面图。在图1提供的示例中，功率半导体器件被实现为沟槽栅极IGBT。IGBT 1形成在半导体衬底2上。半导体衬底2包括设置在衬底的第一侧的P型基极层5、设置在衬底的相对的第二侧的P+型集电极层3、位于集电极层3和基极层5之间的N- 型漂移层4、以及P+型集电极层3和N-型漂移层4之间的N型缓冲层6。半导体衬底2在第一侧具有第一表面16(例如，如图1所示的顶表面)，在第二侧具有第二表面14(例如，底表面)。第二表面14是P+型集电极层3的表面，第一表面16是P型基极层5的表面。
在半导体衬底2内形成多个有源单元15和多个绝缘沟槽17。如图1所示，有源单元15与绝缘沟槽17沿X轴交替布置。换言之，在两个相邻的有源单元 15之间紧挨着设置有绝缘沟槽17。相邻的有源单元之间没有其他结构。X轴通常平行于衬底2的第一表面16或第二表面14。虽然图1示出了IGBT 1具有三个有源单元，但可以理解，这只是为了简化说明，而实际上，IGBT通常可以具有数百至数千个有源单元。
有源单元15被设计成具有相同的尺寸和构造。对于表达“有源单元”，意味着该单元将在IGBT 1的导通状态期间提供至少一个电流沟道。每个有源单元 15包括有源栅极沟槽9。每个有源栅极沟槽9包括栅极绝缘体11和有源栅极电极10，栅极绝缘体11例如可以是氧化物薄膜的薄层，有源栅极电极例如可以由多晶硅制成。表达“有源栅极电极”和“有源栅极沟槽”意味着栅极沟槽内的栅电极是控制电极，控制电极控制有源单元15的(多个)电流沟道的导通/截止。
每个有源栅沟槽9是从第一表面16通过P型基极层5延伸到N-型漂移层4中的条形。有源栅极沟槽9的延伸方向沿着Y轴。Y轴通常垂直于X轴。多个有源单元15的有源栅极沟槽9沿X轴对齐。Y轴也可以被称为基板2的“第一方向”或深度方向，X轴也可以称为基板的“第二方向”或侧向方向。
基极层5被绝缘沟槽17和有源栅极沟槽9分成多个P型有源基极区5-i。每个有源单元15还包括两个P型有源基极区5-i，它们位于各自的有源栅极沟槽9 的相对侧。P型有源基极区5-i也可以称为有源P阱。
进一步如图1所示，在每个有源基极区5-i和N-漂移层4之间有第一注入区 13。第一注入区是N型的。顾名思义，第一注入区13是通过注入形成的。因此，所有第一注入区13可以同时形成在衬底2中。
每个有源单元15还包括N+型发射极区7，N+型发射极区7选择性地设置在与衬底2的第一表面16相邻的相应有源基极区5-i内。在图1的示例中，在IGBT 1的导通状态期间，每个有源单元5能够沿着有源栅极沟槽9的两个侧壁提供两个电流沟道。
每个绝缘沟槽17填充有介电材料。介电材料也可以称为电绝缘材料。介电材料的一个示例是二氧化硅。优选地，每个绝缘沟槽17仅填充有介电材料，即不填充任何半导体或导电材料。每个绝缘沟槽17内的介电材料可以包括多于一种类型的介电材料。绝缘沟槽17还从第一表面16穿过P型基极层5延伸到N- 漂移层4中。绝缘沟槽17的延伸方向沿着Y轴。绝缘沟槽17沿着Y轴具有与有源栅极沟槽9基本相同的深度。
IGBT 1还包括电连接到P+型集电极层3的集电极电极19、电连接到每个发射极区7的发射极电极21。发射极电极21可以包括例如由氮化钛、氮化钽、钛或钽制成的阻挡层。发射极电极21的主层可以由例如钨或钨基金属、铝、铜或铝和铜的合金制成。集电极电极19可以包括铝、铜、铝或铜的合金或多层金属，例如Al/Ti/Ni/Ag或Al/Ni/Ag等。尽管有源栅极电极10之间的电连接没有在图1 提供的截面透视图中明确示出，但是栅极电极10可以在相对于图1的截面平面的第三维度中被短接在一起。
层间电介质23覆盖有源单元15的上部。因此，层间电介质23将有源栅极电极10与发射极电极21电隔离。发射极电极21包括竖直连接器22，竖直连接器22延伸穿过层间电介质23以与发射极区7和P型有源基极区5-i形成电连接。在每个竖直连接器22和对应的P型有源基极区5-i之间的界面处进一步提供重掺杂P+型区8，以减小连接器22与有源基极区5-i之间的接触电阻。减小的接触电阻是有用的，因为它允许在IGBT 1的导通状态期间从P+型集电极层3注入到N- 漂移层4中的过量空穴容易地流向发射极电极21。
如图1所示，每个有源单元沿着X轴具有第一长度L1，每个绝缘沟槽沿着X 轴具有第二长度L2。长度L1和L2满足设计规则0.5≤L2/L1≤2。更优选地，长度L1和L2满足设计规则L2/L1≤1.7或最优选地满足L2/L1≤1.5和/或 L2/L1≥1。
L1和L2之间的特定设计规则有利于在芯片正面保持均匀的电场分布，并相应地提高IGBT 1的可靠性。芯片正面是指晶片的顶表面，在该晶片的顶表面上制造IGBT 1。如果L2相对于L1太长，则当IGBT 1反向偏置时(即，当VGE＝ 0且VCE为正电势时)，绝缘沟槽17的底部可能遭受更高的电场，从而降低IGBT 1的击穿电压。另一方面，如果L2相对于L1太短，则IGBT 1可能遭受更高的短路电流，从而恶化IGBT 1的SCSOA性能。
此外，特定的设计规则对于保持过程均匀性和可控性是有用的。如下面更详细描述的，可以在单个干法蚀刻步骤中蚀刻半导体衬底以同时提供绝缘沟槽17 和有源栅极沟槽9。由于L2不长于L1的两倍，长度L1和L2具有可比的尺度 (comparable scale)。这样，半导体衬底的蚀刻深度可以在芯片区域上保持均匀。这意味着绝缘沟槽17和有源栅极沟槽9将沿着Y轴具有基本相同的深度。此外，如果L2相对于L1太长，则可能难以控制用介电材料填充绝缘沟槽17的过程。
如下文更详细描述的，通过选择性地蚀刻P型基极层5和N-漂移层4来形成绝缘沟槽17。绝缘沟槽17的侧壁平行于竖直Y轴，如图1所示。这可以通过各向异性干法蚀刻来实现。应当理解，绝缘沟槽17的侧壁可以相对于Y轴形成小角度(例如，小于5°)。在这种情况下，考虑到沿着Y轴的长度变化，第一长度L1可以是有源单元15的平均长度。类似地，考虑到沿着Y轴的长度变化，第二长度L2可以是单个绝缘沟槽17的平均长度。
通过调节绝缘沟槽17的第二长度L2，可以调节IGBT 1的电流密度，以满足预定的性能要求。例如，可能需要IGBT在1cm*1cm的芯片面积内输送200A的电流。所需的电流密度可以通过调节第二长度L2和第一长度L1之间的比值来实现。
在IGBT的现有设计中，通常在相邻的有源单元之间提供虚设半导体区(也称为虚设区)。已知的虚设区通常包括P型虚设基极区(其类似于IGBT 1的P 型基极层5的一部分，并且也可以称为虚设P阱)。虚设基极区通常保持浮置，这意味着它没有电连接到任何电极，因此具有浮置电势。例如，在美国专利 US9478614B2的图9中，虚设区的示例被示为P区13。或者，虚设基极区可以接地或部分接地。已知的虚设区还可以包括虚设基极区内的一个或多个虚设栅极沟槽。虚设栅极沟槽可以类似于IGBT 1的有源栅极沟槽9，但没有任何相关联的发射极区。在美国专利US9478614B2的图9中，虚设栅极沟槽的示例被示为沟槽 65。
与已知的虚设区相比，在相邻的有源单元15之间使用绝缘沟槽17对于改善 IGBT1的SOA是有利的。下面将对此进行更详细的解释。
在IGBT 1的导通状态期间，P+型集电极层3向N-漂移层4注入大量过量空穴。因此，高电阻N-漂移层中的载流子浓度增加，导致其电阻率降低。在传导期间电导率的这种暂时增加(即电阻率的降低)被称为电导率调制。当IGBT 1从导通状态切换到截止状态时，N-漂移层4中的过量空穴或者流入发射极电极21，或者由于复合而被过量电子湮灭。然而，对于在相邻有源单元之间提供虚设基极区的IGBT的现有设计，过量空穴倾向于在虚设基极区内累积，导致虚设基极区的电势升高。虚设基极区中的上升电势可能导致IGBT动态雪崩，从而限制IGBT 的SOA。通过使用绝缘沟槽17来代替虚设基极区，当IGBT 1从导通状态切换到截止状态时，本公开的IGBT 1显著减少了衬底2中过量空穴的累积。因此，IGBT 1具有降低的动态雪崩风险和改进的SOA。
在相邻有源单元15之间使用绝缘沟槽17对于提高IGBT 1的切换可控性和减少IGBT 1的切换损耗和EMI噪声也是有利的。下面将对此进行更详细的解释。
IGBT的栅极电容影响IGBT的切换损耗和切换可控性。栅极电容包括栅极- 发射极电容(CGE)和米勒电容(CGC)
通过在相邻的有源单元15之间设置绝缘沟槽17，IGBT 1的栅极-发射极电容(CGE)显著减小了一个量，该量等于沟槽栅极结构(有源沟槽栅极或虚设沟槽栅极)的栅极-发射极电容(CGE)，否则该沟槽栅极结构可以设置在绝缘沟槽 17的位置处。
米勒电容CGC由于IGBT的内部结构而存在，并且可以认为包括串联布置的两个单独电容。第一电容由栅极的氧化物层(例如，栅极绝缘体11)产生并具有恒定值。第二电容表示集电极和发射极之间的电容耦合。作为厚介电层，绝缘沟槽17显著降低了发射极电极20和集电极电极19之间的电容耦合。因此，绝缘沟槽17的使用对于减小IGBT的米勒电容也是有益的。
由于绝缘沟槽17的使用降低了栅极-发射极电容(CGE)和米勒电容(CGC)，因此可以以比现有设计更快的速度对IGBT 1的栅极电容进行充电和放电，从而实现了降低的切换损耗和改进的切换可控性。
此外，在现有的IGBT设计中，存在与虚设基极区和虚设栅极沟槽相关联的显著寄生电容，并且寄生电容在IGBT 1的导通/截止切换期间引起振荡并产生不快的噪声。通过使用绝缘沟槽17来代替虚设基极区和虚设栅极沟槽，减小了器件内的寄生电容，因此减小了由IGBT 1产生的EMI噪声。
因此，与在相邻有源单元之间提供虚设半导体区的现有IGBT设计相比，使用绝缘沟槽17来代替这样的虚设区提高了SOA和切换可控性，并减少了IGBT 1 的切换损耗和EMI噪声，同时提供了类似水平的电流密度。绝缘沟槽17沿着X 轴的长度L2遵循设计规则0.5≤L2/L1≤2，以保持芯片正面上的均匀电场分布(从而提高IGBT 1的可靠性)，并保持过程均匀性和可控性。
此外，N型第一注入区13有助于通过在导通状态下增强N-型漂移层4中的载流子分布来改善IGBT 1中的电导率调制，从而有利地减少IGBT 1的VCE,sat。因此，IGBT 1在导通状态压降VCE,sat、切换损耗ESW和安全操作区域SOA之间呈现出改进的折衷性能。与IGBT的现有设计相比，IGBT 1提供了改进的效率以及改进的可靠性。
此外，与有源单元彼此紧邻的现有IGBT设计相比，第一注入区13与绝缘沟槽17一起有利地实现了IGBT 1的VCE,sat和SOA的同时改进。更具体地，通过在相邻的有源单元15之间提供绝缘沟槽17，IGBT 1相对于典型的IGBT设计具有减小的沟道密度。减小的沟道密度导致改进的SOA(特别是SCSOA)。通常，减小的沟道密度也会导致VCE,sat的增加。然而，与现有设计相比，利用第一注入区13，可以将VCE,sat保持在相同的水平，甚至可以减少VCE,sat。
N型缓冲层6也可以被称为场阻挡层，因为它终止了IGBT 1内的电场。缓冲层6用于减小IGBT 1的导通状态压降VCE,sat，并使IGBT 1成为击穿(PT) IGBT。应当理解，可以省略N型缓冲层6。还应当理解，第一注入区13也可以省略。
图2示意性地示出了根据本公开第二实施例的沟槽栅极IGBT 1A的截面图。 IGBT1A的与IGBT 1的元件相同的元件使用相同的标记来标识。与IGBT 1的元件相对应但不同的IGBT 1A的元件用相同的数字标记，但用字母“A”区分。以上参考第一实施例描述的特征和优点通常适用于第二实施例。
IGBT 1A包括多个有源单元15A和多个绝缘沟槽17。与在各自的有源栅极沟槽9的相对侧提供两个电流沟道的有源单元15不同，每个有源单元15A在其有源栅极沟槽9的一侧提供单个电流沟道。如图2所示，每个有源单元15A在各自的有源栅极沟槽9的一侧包括P型有源基极区5-i和第一注入区13，并且在有源栅极沟槽9的另一侧包括P型虚设基极区5-ii和第一注入区域13。每个有源基极区5-i和虚设基极区5-ii都是P型基极层5的一部分。发射极区7仅设置在有源基极区5-i内。当IGBT 1A处于导通状态时，没有电流流过虚设基极区5-ii，但有电流流过有源基极区域5-i。图2中所示的每个栅极沟槽9是控制电极，其控制相应的有源单元15的电流沟道的导通/截止。因此，IGBT 1A的所有栅极沟槽都是有源栅极沟槽。在这个意义上，所有单元15A都是有源单元，因为它们在导通状态期间能够传导电流。虚设基极区5-ii也可以被称为虚设阱。
虚设基极区5-ii可以具有浮置电势。可选地，虚设基极区5-ii可以电连接到发射极电极21(对于诸如IGBT 1A的N沟道IGBT，其通常接地)。
此外，尽管图2示出有源基极区5-i和虚设基极区5-ii沿着X轴具有相同的长度，但应理解这不是必要的，并且它们沿着X轴的长度可能不同。还应理解，可以省略虚设基极区5-ii和N-漂移层4之间的第一注入区13。
应当理解，在相同长度L1和L2的情况下，由于在IGBT 1A的导通状态期间没有电流流过虚设基极区5-ii，因此IGBT 1A具有比IGBT 1更低的沟道密度。因此，IGBT 1A通常提供较低的电流密度，约为IGBT 1可实现的电流密度的一半。因此，IGBT 1A对于需要较低电流密度的应用是有用的。
图3示意性地示出了根据本公开第三实施例的沟槽栅极IGBT 1B的截面图。使用相同的标记来识别与IGBT 1或IGBT 1A的元件相同的IGBT 1B的元件。与 IGBT 1或IGBT 1A的元件相对应但不同的IGBT 1B的元件用相同的数字标记，但用字母“B”区分。以上参考第一实施例描述的特征和优点通常适用于第三实施例。
在IGBT IB中，在半导体衬底2内形成多个有源单元15、多个绝缘沟槽17以及多个虚设单元15B。如图3所示，在沿X轴的两个相邻有源单元15之间提供单个虚设单元15B。虚设单元15B是形成在衬底2中的半导体区。单个绝缘沟槽17用于将任何虚设单元15B与其相邻的有源单元15隔离开。以此方式，两个绝缘沟槽17和虚设单元15B的组合沿着X轴紧挨着两个相邻的有源单元15设置。
应当理解，可以在两个相邻的有源单元15之间提供多于一个的虚设单元 15B。在这种情况下，将在每个虚设单元15B与其相邻虚设单元或有源单元之间提供绝缘沟槽17，以便将单元(无论是有源单元还是虚设单元)彼此隔离。换句话说，M个(M是≥2的整数)虚设单元15B和M+1个绝缘沟槽17可以沿着 X轴紧挨着两个相邻的有源单元15设置。
如上所述，表达“有源单元”表示在IGBT的导通状态期间，各个单元将提供至少一个导电沟道。相反地，表达“虚设单元”表示在IGBT导通状态期间，各个单元将不能提供任何传导电流沟道。每个虚设单元15B包括虚设栅极沟槽 9B。每个虚设栅极沟槽9B包括栅极绝缘体11B和虚设栅极电极10B，栅极绝缘体11B例如可以是氧化物膜的薄层，虚设栅极电极10B例如可以由多晶硅制成。表达“虚设极栅电极”和“虚设栅极沟槽”表示相应栅极沟槽内的相应栅极电极不是控制电极，并且不能用于控制IGBT IB的任何电流沟道的导通/截止切换。
如图3所示，每个虚设单元15B还包括P型虚设基极区5-ii和位于该虚设栅极沟槽9B两侧的第一注入区13。在P型虚设基极区5-ii和N-漂移层4之间设置第一注入区13。有源单元和虚设单元内的所有第一注入区13可通过一个注入步骤同时在衬底2中形成。与有源单元15的有源基极区5-i类似，虚设基极区5-ii 是P型基极层5的一部分。
在任何虚设基极区5-ii内都没有发射极区。因此，在IGBT 1C的导通状态期间，没有电流沟道流过任何虚设单元15B。然而，每个有源单元15能够沿着有源栅极沟槽9的两个侧壁提供两个电流沟道。
如图3所示，每个虚设单元15B沿X轴的长度L1与有源单元15的长度L1 相同。此外，每个虚设栅极沟槽9B具有与有源栅极沟槽9相同的尺寸，并且每个虚设基极区5-ii也被设计为具有与有源基极区5-i相同的尺寸和相同的掺杂浓度。
IGBT 1B中的长度L1和L2仍然满足设计规则0.5≤L2/L1≤2。更优选地，长度L1和L2满足设计规则L2/L1≤1.7，或最优选地L2/L1≤1.5和/或L2/L1≥1。由于虚设单元15B和有源单元15都是形成在衬底2中的半导体区，并且被设计为具有非常相似的结构和构造，因此L1和L2之间的特定设计规则对于保持芯片正面上的均匀电场分布以及保持过程均匀性和可控性仍然是有用的。
应当理解，在相同长度L1和L2的情况下，由于虚设单元15B在IGBT1B的导通状态期间不提供任何导电沟道，因此IGBTIB具有比IGBT 1更低的沟道密度。因此，IGBTIB通常提供较低的电流密度，其约为IGBT1可实现的电流密度的一半。因此，IGBT1B对于需要较低电流密度的应用是有用的。
如上所述，IGBT 1使用其绝缘沟槽17来代替现有设计中使用的整个虚设半导体区。转到图3，很明显，IGBT1B使用其绝缘沟槽17来代替现有设计中使用的虚设半导体区的实质部分(例如，在图3提供的示例中超过三分之二)。结果，当IGBT1B从导通状态切换到截止状态时，IGBT1B仍然具有在衬底2内(特别是在虚设基极区5-ii中)累积的过量空穴的减少量的空穴。因此，IGBT1B具有降低的动态雪崩风险和改进的SOA。此外，通过使用绝缘沟槽17来代替现有设计中使用的虚设半导体区的实质部分，IGBT1B与现有设计相比具有减小的栅极- 发射极电容(CGE)和减小的米勒电容CGC，原因与上述第一实施例的原因类似。因此，绝缘沟槽17对于改进切换可控性和减少IGBT1B的切换损耗和EMI噪声也是有利的。
IGBT IB的虚设基极区5-ii和虚设栅极电极10B可以电连接到通常接地的发射极电极21，或者可以是浮置的。可选地，虚设栅极电极10B可以电连接到有源栅极电极。
可以理解，可以省略虚设栅极沟槽9B(包括栅极绝缘体11B和虚设栅极电极10B)，使得每个虚设单元15B仅包括虚设基极区5-ii和第一注入区13。在这种情况下，虚设基极区5-ii和第一注入区13中的每一个沿着X轴的长度将等于 LI。
图4示意性地示出了根据本公开第四实施例的沟槽栅极IGBT 1C的截面图。 IGBT1C的与IGBT 1、IGBT1A、IGBT1B的元件相同的元件使用相同的标签来标识。与IGBT 1、IGBT1A、IGBT1B对应但不同的IGBT 1C的元件用相同的数字标记，但用字母“C”区分。以上参考第一实施例描述的特征和优点通常适用于第四实施例。
IGBT 1C的结构与IGBT 1B的结构类似。但是，IGBT 1C的虚设单元15C不具有任何第一注入区13。
图5示意性示出了根据本公开第五实施例的沟槽栅极IGBT 1D的截面图。使用相同的标签来识别与上述IGBT的元件相同的IGBT 1D的元件。与上述IGBT 元件相对应但不同的IGBT 1D元件用相同的数字标记，但用字母“D”区分。以上参考第一实施例描述的特征和优点通常适用于第五实施例。
与IGBT1C相比，IGBT 1D具有额外的第二注入区25。第二注入区25是P 型的，并且通过注入形成。因此，所有第二注入区25可以同时形成在衬底2中。
如图5所示，一些第二注入区25设置在栅极沟槽9、9B下方，即栅极沟槽9、 9B和N-漂移层4之间。
栅极沟槽9、9B下方的第二注入区25是有用的，因为它们在IGBT 1D的导通状态期间保护栅极沟槽9、9B免受由P+集电极层3注入的爆炸空穴的影响。因此，栅极沟槽9、9B被第二注入区25保护，以防止阱空穴从集电极层3爆炸。结果，栅极沟槽9、9B下方(特别是有源栅极沟槽9下方)的第二注入区25提高了IGBT 1D的可靠性。
此外，栅极沟槽9、9B下方的第二注入区25提供了更好的阻挡能力。作为P 型，栅极沟槽9、9B下方的第二注入区25也可用于耗尽处于阻挡状态的N-漂移层4，从而支持IGBT 1D的高击穿电压。
栅极沟槽9、9B下方的第二注入区25可以是浮置的，即不电连接到IGBT 1D 的任何电极。
如图5中进一步所示，第二注入区25也设置在绝缘沟槽17下方，即，在绝缘沟槽17和N-漂移层4之间。这种注入区25也可用于耗尽处于阻挡状态的N 漂移层4，从而支持IGBT1D的高击穿电压。
绝缘沟槽17下方的第二注入区25可以电连接到发射极电极21，发射极电极 21通常接地。
应当理解，第二注入区25可以设置在上述IGBT 1、IGBT1A、IGBT1B和 IGBT1C中的每一个内。还应理解，可以省略绝缘沟槽17和N-漂移层4之间的第二注入区25，使得第二注入区25仅形成在栅极沟槽9、9B下方。还应理解，虚设栅极沟槽9B下方的第二注入区25也可以省略，使得第二注入区25仅形成在有源栅极沟槽9下方。
上述IGBT均为N沟道IGBT。应当理解，每个区/层的掺杂类型可以改变为相反的掺杂类型，以便提供P沟道IGBT。
图6-1至6-9示出了制造第四实施例的IGBT1C的方法。
在图6-1所示的第一步骤中，将P型掺杂剂(例如硼)注入半导体衬底2中，以在衬底的顶侧形成P型基极层5。半导体衬底2是轻掺杂的N型衬底，该轻掺杂的N型衬底具有与N-漂移层4的掺杂浓度相对应的掺杂浓度。半导体衬底2 由单晶半导体材料制成，该材料可以是例如硅(Si)、碳化硅(SiC)、锗(Ge) 或硅锗晶体(SiGe)。以下给出的尺寸和掺杂浓度例如指硅IGBT。
在图6-2所示的第二步骤中，选择性地蚀刻衬底2的顶侧，以在衬底2中形成沟槽。沟槽在成品中提供栅极沟槽9、9B和绝缘沟槽17。在该步骤中可以使用各向异性干法蚀刻，以提供沟槽的竖直侧壁。蚀刻深度可以在3微米(μm)至 7μm之间。然后在衬底2的表面上热生长栅极氧化物层(例如，二氧化硅)。栅极氧化物层提供栅极绝缘体11、11B。栅极氧化物层的厚度可以在
Figure SMS_1
到
Figure SMS_2
之间。在生长栅极氧化物层之前，可选地执行生长和移除牺牲栅极氧化物层的步骤。牺牲栅极氧化物层的厚度可以在
Figure SMS_3
至
Figure SMS_4
之间。应当理解，在栅极氧化物层和/或牺牲栅极氧化物层的热生长期间，在第一步骤中注入的掺杂剂将移动到衬底2的更深深度以形成有源基极区5-i和虚设基极区5-ii。
在形成栅极氧化物层11、11B之后，可以执行另一个注入步骤(图6-2中未示出)，以提供根据第五实施例的IGBT 1D所需的第二注入区25。特别地，P型掺杂剂(例如，硼)可以以1×1012至1×1014离子/cm2的剂量、50～400keV 的离子能量和0度的倾斜角选择性地注入，从而在栅极沟槽9、9B和绝缘沟槽17 下方形成P型注入区25。
在图6-3所示的第三步骤中，在衬底2的顶表面上沉积多晶硅层30，以填充栅极沟槽9、9B。
在图6-4所示的第四步骤中，蚀刻掉栅极沟槽9、9B外部的沉积的多晶硅。以此方式，剩余多晶硅形成有源栅极电极10和虚设栅极电极10B。
在图6-5所示的第五步骤中，在衬底2的顶表面上沉积厚的一层介电材料(例如二氧化硅)以填充绝缘沟槽17。
在图6-6所示的第六步骤中，采用化学机械抛光(CMP)工艺对衬底2的顶表面进行抛光，然后对衬底2进行湿法清洁。随后，在衬底2的顶表面沉积另一层介电材料(例如二氧化硅)。该层的厚度可在
Figure SMS_5
之间。
此外，N型掺杂剂(例如，磷)以高离子能量(例如，>2.0MeV)选择性地注入到衬底2中，以在有源单元15内形成第一注入区13。随后进行热退火以激活注入的N型掺杂剂。由于衬底2内的第一注入区13的深度，需要高离子能量。
在图6-7所示的第七步骤中，将N型掺杂剂(例如砷或磷)选择性地注入基极层5中，以在有源单元15内形成发射极区7。然后清洁先前沉积在衬底2的顶表面上的介电层(例如二氧化硅)。然后在衬底的顶表面上沉积示例性厚度大于 0.6μm的另一层介电材料(例如二氧化硅)，以形成层间电介质23。
在图6-8所示的第八步骤中，层间电介质23和基极层5被选择性地蚀刻，例如0.3-0.5μm的蚀刻深度。然后注入P型掺杂剂(例如硼)并热退火以形成P+ 型接触区8。
在图6-9所示的第九步骤中，在衬底2的顶表面上沉积金属以形成具有竖直连接器22的发射极电极21B。衬底2的底侧可以根据需要被研磨成目标晶片厚度，然后被掺杂以形成N型缓冲层6和P+型集电极层3。金属进一步沉积在衬底2 的底表面上以形成集电极电极19。对衬底2的底侧进行的处理可以在对顶侧进行的上述处理步骤期间或之后进行。
虽然以上段落仅描述了用于制造IGBT1C和IGBT1D的方法，但是应当理解，所描述的方法可以容易地调整(例如通过修改在注入和蚀刻步骤期间使用的掩模)，以便制造其他实施例的IGBT。
虽然上述实施例仅涉及IGBT，但应当理解，本公开可以应用于其他类型的功率半导体器件。
本领域技术人员将理解，在前面的描述和所附权利要求中，诸如“顶部”、“底部”、“下方”、“侧向”、“竖直”等的位置术语是参照功率半导体器件的概念性图示来制作的，例如标准截面图所示的那些以及附图中所示的那些。这些术语是为了方便参考而使用的，但不旨在具有限制性。因此，这些术语应理解为当处于如附图所示的取向时指代半导体结构。
尽管已经根据如上所述的优选实施例描述了本公开，但是应当理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。本领域技术人员将能够考虑到预期落入所附权利要求的范围内的公开内容进行修改和替换。本说明书中公开或示出的每个特征可以单独或以与本文中公开或图示的任何其他特征的任何适当组合结合在本公开中。

Claims (25)

1.一种功率半导体器件，包括：
半导体衬底，其包括：
基极层，其选择性地设置在所述半导体衬底的第一侧，并且其中所述基极层具有第一导电类型；
集电极层，其设置在所述半导体衬底的第二侧，其中，所述第二侧与所述第一侧相对，并且其中，所述集电极层具有所述第一导电类型；和
漂移层，其具有与所述第一导电类型相反的第二导电类型，其中，所述漂移层布置在所述集电极层和所述基极层之间；
有源单元，其设置在所述半导体衬底中，其中，所述有源单元包括具有所述第二导电类型的发射极区、作为所述基极层的一部分的有源基极区、包括栅极绝缘体和设置在其中的有源栅电极的有源栅极沟槽，并且其中，所述有源栅极沟槽被构造为沿着第一方向从所述半导体衬底的所述第一侧的表面延伸到所述漂移层中；以及
绝缘沟槽，其设置在所述衬底中并与所述有源单元相邻，其中，所述绝缘沟槽填充有介电材料，其中，所述有源单元沿着垂直于所述第一方向的第二方向具有第一长度L1，并且所述绝缘沟槽沿着所述第二方向具有第二长度L2，并且所述第一长度和所述第二长度L1和L2满足0.5≤L2/L1≤2的关系。
2.根据权利要求1所述的功率半导体器件，其中，所述第一长度LI和所述第二长度L2还满足L2/L1≤1.7的关系。
3.根据权利要求1或2所述的功率半导体器件，其中，所述有源单元还包括设置在所述有源基极区和所述漂移层之间的第一注入区，其中，所述第一注入区是所述第二导电类型并且具有比所述漂移层更高的掺杂浓度。
4.根据权利要求3所述的功率半导体器件，其中，所述有源栅极沟槽被构造为延伸穿过所述基极层和所述第一注入区而进入所述漂移层。
5.根据前述权利要求中任一项所述的功率半导体器件，其中，所述绝缘沟槽仅填充有所述介电材料。
6.根据前述权利要求中任一项所述的功率半导体器件，其中，所述绝缘沟槽被构造为从所述半导体衬底的所述第一侧的表面延伸到所述漂移层中。
7.根据前述权利要求中任一项所述的功率半导体器件，还包括集电极电极，所述集电极电极与所述有源单元的发射极区电连接的发射极电极和与集电极层电连接的集电极电极。
8.根据前述权利要求中任一项所述的功率半导体器件，其中，所述有源单元还包括在所述有源栅极沟槽和所述漂移层之间的第二注入区，所述第二注入区域具有所述第一导电类型。
9.根据权利要求8所述的功率半导体器件，其中，所述第二注入区也设置在所述绝缘沟槽和所述漂移层之间。
10.根据前述权利要求中任一项所述的功率半导体器件，其中，所述第二方向平行于所述半导体衬底的所述表面。
11.根据前述权利要求中任一项所述的功率半导体器件，其中，所述有源单元被构造为在所述功率半导体器件的导通状态期间提供至少一个电流沟道。
12.根据权利要求11所述的功率半导体器件，其中，所述有源单元还包括作为所述基极层的一部分的虚设基极区，并且其中，所述有源基极区和所述虚设基极区设置在所述有源栅极沟槽的相对的侧，使得所述有源单元在所述功率半导体器件的所述导通状态期间提供单个电流沟道。
13.根据前述权利要求中任一项所述的功率半导体器件，其中，所述有源栅极沟槽沿着所述第二方向设置在所述有源单元的中间。
14.根据前述权利要求中任一项所述的功率半导体器件，其中，所述功率半导体器件包括多个有源单元和多个绝缘沟槽。
15.根据前述权利要求中任一项所述的功率半导体器件，还包括虚设单元，其中，所述虚设单元包括作为所述基极层的一部分的虚设基极区。
16.根据权利要求15所述的功率半导体器件，其中，所述虚设单元还包括虚设栅极沟槽，所述虚设栅极沟槽包括栅极绝缘体和设置在其中的虚设栅极电极。
17.根据权利要求15或16所述的功率半导体器件，其中，所述虚设单元沿着所述第二方向的长度等于所述第一长度L1。
18.根据权利要求15至17中任一项所述的功率半导体器件，其中，所述虚设栅极沟槽具有与所述有源栅极沟槽相同的尺寸。
19.根据从属于权利要求3的权利要求15至18中任一项所述的功率半导体器件，其中，所述第一注入区也设置在所述虚设基极区和所述漂移层之间的所述虚设单元内。
20.根据从属于权利要求8的权利要求15至19中任一项所述的功率半导体器件，其中，所述第二注入区也设置在所述虚设栅极沟槽和所述漂移层之间的所述虚设单元内。
21.根据从属于权利要求14的权利要求15至20中任一项所述的功率半导体器件，其中，所述功率半导体器件包括多个虚设单元，并且其中，所述虚设单元中的至少一个和所述绝缘沟槽中的至少两个沿着所述第二方向设置在所述有源单元中的相邻有源单元之间。
22.根据权利要求21所述的功率半导体器件，其中，所述绝缘沟槽沿着所述第二方向设置在虚设单元和有源单元之间，或者设置在两个虚设单元之间。
23.根据前述权利要求中任一项所述的功率半导体器件，还包括具有所述第二导电类型的缓冲层，其中，所述缓冲层设置在所述漂移层和所述集电极层之间，并且具有比所述漂移层更高的掺杂浓度。
24.根据前述权利要求中任一项所述的功率半导体器件，其中，所述功率半导体器件包括绝缘栅极双极晶体管。
25.一种制造功率半导体器件的方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括：
设置在所述半导体衬底的第一侧的基极层，其中，所述基极层具有第一导电类型；和
漂移层，其具有与所述第一导电类型相反的第二导电类型；
选择性地蚀刻所述基极层和所述漂移层，以在所述半导体衬底内形成有源栅极沟槽和绝缘沟槽；
在所述有源栅极沟槽内形成栅极绝缘体；
在所述有源栅沟槽内形成有源栅极电极；
用介电材料填充所述绝缘沟槽；
在所述半导体衬底的所述第一侧的基极层内选择性地形成具有所述第二导电类型的发射极区，其中，所述发射极区、其中设置有所述发射极区的所述基极层的一部分以及具有所述栅极绝缘体和所述有源栅电极的所述有源栅极沟槽共同提供有源单元，并且其中，所述绝缘沟槽相邻所述有源单元；以及
在所述半导体衬底的第二侧形成集电极层，所述集电极层具有所述第一导电类型，其中，所述第二侧与所述第一侧相对，并且，所述漂移层布置在所述集电极层和所述基极层之间；
其中：
所述有源栅极沟槽被构造为沿着第一方向从所述半导体衬底的第一侧的表面延伸到所述漂移层中；
所述有源单元沿着垂直于所述第一方向的第二方向具有第一长度L1，并且所述绝缘沟槽沿着所述第二方向具有第二长度L2；以及
所述第一长度L1和所述第二长度L2满足0.5≤L2/L1≤2的关系。
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