CN103545219A - 一种半导体器件漂移区的制造方法 - Google Patents

一种半导体器件漂移区的制造方法 Download PDF

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Abstract

本发明涉及半导体技术，具体的说是涉及一种用于半导体器件漂移区的耐压结构的工艺制造方法。本发明所述的制造方法主要步骤为：在漂移区31上进行刻蚀，形成介质槽2；在介质槽2的一侧注入P型杂质，形成P型杂质条43；在介质槽2的另一侧注入N型杂质，形成N型杂质条34；对介质槽2进行介质填充；平坦化去除多余的介质。本发明的有益效果为，不需要掺杂条的外延生长，只需一次深槽刻蚀，一次填充，实现方式简单，克服了复杂的工艺过程，降低了工艺成本，并且使用该注入方式可以得到均匀的掺杂条。本发明尤其适用于半导体器件漂移区的制造。

Description

一种半导体器件漂移区的制造方法
技术领域
本发明涉及半导体技术，具体的说是涉及一种用于半导体器件漂移区的耐压结构的制造方法。
背景技术
传统横向SOI高压器件为了提高击穿电压，采用低掺杂的长漂移区结构。但漂移区作为电流通道，低掺杂会导致器件导通电阻增加。为了达到耐压与导通电阻的折中，申请号为201210516539的中国专利，提出了如图1所示的横向高压器件漂移区耐压结构。图1所示结构通过在平行于介质槽边缘两侧分别增加P型掺杂条43和N型掺杂条34，缓解了击穿电压和导通电阻之间的矛盾关系。在反向偏压下，P条和N条提供的正负电荷增加了介质槽中的电通量密度，使得电场增强，同时垂直方向上类似于超结（Super Junction）的结构也能提高埋氧层的纵向耐压。该结构在漂移区内使用介质槽耐压缩短了漂移区长度，减小版图面积，并且P型掺杂条辅助耗尽，增大了漂移区掺杂浓度，降低了器件的比导通电阻。
上述申请号为201210516539的专利中提到的结构，虽然缓解了导通电阻与耐压的矛盾关系，但在制造过程中利用传统的掺杂或者注入技术难以实现，采用外延工艺复杂且成本高，该结构实现比较困难。
发明内容
本发明所要解决的，就是针对上述问题，提出一种可以制造半导体器件漂移区的耐压结构的工艺方法。
本发明解决上述技术问题所采用的技术方案是：一种半导体器件漂移区的制造方法，其特征在于，包括以下步骤：
第一步：在漂移区31上进行刻蚀，形成介质槽2；
第二步：在介质槽2的一侧注入P型杂质，形成P型杂质条43；
第三步：在介质槽2的另一侧注入N型杂质，形成N型杂质条34；
第四步：对介质槽2进行介质填充；
第五步：平坦化去除多余的介质。
本发明总的技术方案，N型漂移区31内引入介质槽2，介质槽2可增强电场强度，同时介质槽2形成折叠漂移区，可缩小有源区面积，能够显著降低比导通电阻，在上述技术方案中，第二步与第三步的顺序可以互换。
具体的，所述第二步中注入P型杂质为采用倾角注入法进行注入，所述第三步中注入N型杂质为采用倾角注入法进行注入。倾角注入法是指形成P型掺杂条和N条掺杂条时，注入离子束与槽侧壁成θ角进行注入的一种离子注入方法。
在上述技术方案中，可根据实际槽的深度和宽度调整注入角度，使得掺杂离子可以注入到槽的底部。还可通过改变注入能量、注入剂量、离子种类和退火条件等参数，调整掺杂离子的浓度分布和结深，得到符合要求的掺杂条。倾角注入和传统的类超结制造工艺相比，掺杂条无需外延生长，工艺过程更加简单，成本降低，并且掺杂条参数容易控制，通过调整注入能量和注入剂量，即可得到理想的杂质离子浓度、分布结深和表面掺杂浓度。理想的杂质离子分布是类超结结构的基本要求，同时通过调整注入角度使得掺杂离子可以注入到掺杂条的底部，工艺过程易操作。
本发明的有益效果为，不需要掺杂条的外延生长，只需一次深槽刻蚀，一次填充，实现方式简单，克服了复杂的工艺过程，降低了工艺成本，并且使用该注入方式可以得到均匀的掺杂条。
附图说明
图1是申请号为201210516539的中国专利中提出的横向高压器件漂移区耐压结构图；
图2是半导体器件的耐压结构示意图；
图3是本发明的先进行P型杂质注入的工艺流程图；
图4是本发明的先进行N型杂质注入的工艺流程图；
图5是N型Si衬底示意图；
图6是本发明的工艺流程中完成刻蚀深槽后结构示意图；
图7是本发明的工艺流程中完成P型掺杂条注入后结构示意图；
图8是本发明的工艺流程中完成N型掺杂条注入后结构示意图；
图9是本发明的工艺流程中完成介质槽填充后结构示意图；
图10是本发明的工艺流程中填充介质平坦化后结构示意图；
图11是耐压器件击穿电压为572V时的电势分布；
图12是耐压器件击穿电压为572V时的电离杂质浓度分布图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
如图2所示，为本发明涉及的半导体器件的漂移区结构，该结构在N型漂移区31中引入P型掺杂条43和N型掺杂条34，P型掺杂条43与N型漂移区31形成纵向超结结构，缓解击穿电压和导通电阻之间的矛盾关系；N型掺杂条34与N型漂移区31形成N+N结，N型掺杂条34的浓度较高，为开态电流提供低阻通道，从而降低导通电阻。器件的横向耐压主要由的介质槽2决定，采用介质槽2耐压可以减小版图面积，降低工艺成本，优化了耐压结构的电场分布，提高了耐压结构的击穿电压；采用介质槽2提高器件的耐压，可以减小版图面积，降低制造成本。采用本发明所涉及的耐压结构，可获得各种性能优良的横向高压功率半导体器件，具有高速、高集成度、低导通损耗的特点。
如图3所示，为先进行P型杂质注入的工艺流程图，具体为：
在n型材料31上刻蚀深槽，得到介质槽2；其次控制注入角度和浓度对P型掺杂条43和N型掺杂条34进行注入；最后对深槽进行介质填充，经平坦化得到所需要的结构。
如图4所示，为先进行N型杂质注入的工艺流程图，具体为：
在n型材料31上刻蚀深槽，得到介质槽2；其次控制注入角度和浓度对N型掺杂条34和P型掺杂条43进行注入；最后对深槽进行介质填充，经平坦化得到所需要的结构。
图7和图8中θ值为P（N）掺杂条的注入角度，0<θ<arctan（槽宽/槽深）；对掺杂条采用倾角注入，和传统的外延生长相比，可以得到理想的均匀分布的掺杂条，提高了超结结构的耐压性。采用的倾角注入和传统的类超结制造工艺相比，掺杂条无需外延生长，工艺过程更加简单，成本降低。
图5至图10是深槽倾角注入掺杂条的主要工艺流程示意图。图5是用外延技术在硅片上生长一层轻掺杂的多晶硅，作为漂移区材料31，使用外延技术可以得到纯的和衬底具有相同结构的硅表面，而且还能控制硅表面的杂质类型和浓度，可以采用的外延技术有气相外延、液相外延、固相外延和分子束外延；图6是刻蚀深槽，刻蚀工艺需要一层阻挡层，该阻挡层可以用光刻胶或氧化层实现，刻蚀工艺可以通过干法和湿法刻蚀实现，在刻蚀的过程中，根据槽深和槽宽的要求调整刻蚀参数，得到高符合要求的介质槽；图7为P型杂质的注入，可以选用硼等Ⅲ族元素进行注入，得到P型掺杂条43；图8为N型杂质的注入，可以选用磷等Ⅵ族元素进行注入，得到N型掺杂条34，可以通过调整注入的角度、能量和剂量，改变P型杂质和N型掺杂条的掺杂浓度；离子注入会损伤硅片晶格，注入后需要进行退火处理，经退火工艺既可以修复晶格缺陷，又可以激活杂质原子；图7和图8的工艺先后顺序可以互换；图9是填充介质隔离槽，介质槽2的介质可以是SiO2、Si3N4，也可以是SiO2和Si3N4的混合介质，可以通过氧化、淀积等方法实现，介质槽填充后可以采取退火方法进行优化，保证填充介质层不会产生缺陷和界面开裂。图10是对多余的介质层经研磨和化学机械抛光后，得到平坦的介质槽结构，即得到了所需的耐压结构。
实施例：
以本发明所述的方法制造击穿电压为572V的耐压器件，如图11所示，是最优化条件下器件耐压为572V时电势分布图，图12是最优化条件下器件耐压为572V时的浓度分布图。从图中可以看出该耐压条件下器件介质槽2的深度16.5μm，介质槽2的宽度7μm，P型掺杂条43和N型掺杂条34的宽度都为0.5μm，P型掺杂条43的掺杂浓度3.8E16cm-3，N型掺杂条34的掺杂浓度1.1E16cm-3，最优化漂移区31浓度为2.6E15cm-3。该条件下耐压器件的P型掺杂条的注入角度约为22°，N型掺杂条的注入角度约为-22°。
本发明所示的耐压结构中P型掺杂条43和N型漂移区31形成纵向超结结构，缓解器件击穿电压和比导通电阻的矛盾关系。

Claims (2)

1.一种半导体器件漂移区的制造方法，其特征在于，包括以下步骤：
第一步：在漂移区（31）上进行刻蚀，形成介质槽（2）；
第二步：在介质槽（2）的一侧注入P型杂质，形成P型杂质条（43）；
第三步：在介质槽（2）的另一侧注入N型杂质，形成N型杂质条（34）；
第四步：对介质槽（2）进行介质填充；
第五步：平坦化去除多余的介质。
2.根据权利要求1所述的一种半导体器件漂移区的制造方法，其特征在于，所述第二步中注入P型杂质为采用倾角注入法进行注入，所述第三步中注入N型杂质为采用倾角注入法进行注入。
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