CN106783620B - 抗emi的超结vdmos器件结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 238000002347 injection Methods 0.000 claims abstract description 33
- 239000007924 injection Substances 0.000 claims abstract description 33
- 229910052796 boron Inorganic materials 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 53
- 238000000407 epitaxy Methods 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- 150000001875 compounds Chemical class 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
本发明涉及抗EMI的超结VDMOS器件结构及其制备方法，所述方法在使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成三个P型辅助耗尽区，可以减缓超结VDMOS开通或关断瞬间由深沟槽造成的漏极源极间电容和米勒电容变化，从而改善电子系统EMI特性。
Description
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种抗EMI的超结VDMOS器件结构及其制备方法。
背景技术
在高压开关电源等应用中，需要采用具有良好的体二极管特性且耐用性强的纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)。而常规的平面VDMOS器件具有较高的导通电阻，造成了电子系统较高的导通损耗。在20世纪90年代末，依据超结理论（Super-Junction）的电荷平衡概念所设计的超结VDMOS器件被引入市场。相较于常规的高压平面VDMOS，超结VDMOS的单位面积导通电阻Rsp要小很多，因而超结VDMOS具有比常规VDMOS小得多的导通电阻Rds(on)，功率器件的导通损耗更小，从而电子系统可以得到更高的效率。正是由于超结VDMOS的这些优点，近几年它在LED照明、LCD电视，智能手机充电器等领域得到广泛的应用，迅速取代了传统的高压平面VDMOS。
高压超结功率半导体器件目前有两种主流的超结工艺技术：多次外延多次注入技术和深沟槽外延填充技术。由于多次外延多次注入技术需要至少5次以上的外延生长及离子注入工艺，光刻对准精度要求极其高，因而工艺难度较大且制造成本较高。深沟槽外延填充技术是国内普遍采用的制作超结技术，沟槽深度普遍在35μm以上，而沟槽宽度在5μm以内，如此陡峭的深沟槽在功率器件开通或关断瞬间造成漏极源极间电容和米勒电容产生急剧的变化。而功率器件的电容的急剧变化会引起功率器件的漏极和栅极侧的电压或电流的急剧变化，叠加到电子电路中，会引起电路系统的输入端和输出端的EMI问题。
随着深沟槽外延填充技术的工艺推进，超结VDMOS的元胞密度越来越大，N型外延区的掺杂浓度越来越高，沟槽间距越来越小，为了在尽可能地降低导通电阻Rds(on)的同时又可以满足击穿电压BV的要求，沟槽深度也相应地越来越深，但是这也带来一个问题即沟槽越深功率器件造成的EMI问题也更加严重。
发明内容
本发明的目的是提供一种抗EMI的超结VDMOS器件结构及其制备方法，可以减缓超结VDMOS开通或关断瞬间由深沟槽造成的漏极源极间电容和米勒电容变化，从而改善电子系统EMI特性。
本发明所采用的技术方案为：
抗EMI的超结VDMOS器件结构制备方法，其特征在于：
所述方法在使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成三个P型辅助耗尽区。
所述方法具体包括以下步骤：
步骤一：利用外延工艺，在重掺杂的N+衬底上外延一层35～50μm的N型外延层；
步骤二：通过Pbody光刻掩膜板掩膜，在N型外延层上进行硼离子注入形，并在900～1200°C高温下推结90～300分钟形成Pbody区7；
步骤三：在N型外延层上表面淀积一层Si3N4保护层，并利用P柱光刻掩膜板对Si3N4保护层进行刻蚀形成Si3N4保护层，然后对N型外延层进行深沟槽刻蚀，刻蚀出深度为30～45μm的深槽，沟槽宽度为3～5μm；
步骤四：在Si3N4保护层掩膜下，以角度θ1为注入倾斜角，剂量为1×1013cm-3，能量为120keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽一区；
其中，θ1=arctan(4x/y)， y为沟槽深度，x为沟槽宽度；
步骤五：在Si3N4保护层掩膜下，以角度θ2为注入倾斜角，剂量为5×1012cm-3，能量为80keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽二区；
其中，θ2=arctan(2x/y)，y为沟槽深度，x为沟槽宽度；
步骤六：在Si3N4保护层掩膜下，以角度θ3为注入倾斜角，剂量为1×1012cm-3，能量为60keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽三区；
其中，θ3=arctan(4x/3y)，y为沟槽深度，x为沟槽宽度；
步骤七：在形成P型辅助耗尽区的深沟槽中外延生长P型掺杂的外延层，并去除Si3N4保护层，然后利用抛光工艺使得P外延层上表面与N型外延层上表面对齐，形成与N型外延层相间排列的P柱，即形成复合缓冲层；
步骤八：在复合缓冲层上依次形成超结VDMOS器件特征层：栅氧化层、多晶硅栅电极、N+源区、BPSG介质层、金属化源电极。
如所述的抗EMI的超结VDMOS器件结构制备方法制得的器件结构。
本发明具有以下优点：
本发明的超结器件，漏极源极间电容和米勒电容的变化远远小于传统超的结器。叠加到电子电路中，会使得电路系统的输入端和输出端的EMI问题得以改善。
附图说明
图1为传统的超结VDMOS的结构示图；
图2为本发明的具有3个P型辅助耗尽区的超结VDMOS的结构示图；
图3为本发明的步骤四的示意图；
图4为本发明的步骤五的示意图；
图5为本发明的步骤六的示意图；
图6为传统的超结器件的N柱区的耗尽层边界曲线随着Vds逐渐展宽示意图；
图7为本发明的超结器件的N柱区的耗尽层边界曲线随着Vds逐渐展宽示意图；
其中，1、N+衬底，2、N型外延层，3、P柱，4、P型辅助耗尽一区，5、P型辅助耗尽二区，6、P型辅助耗尽三区，7、Pbody区，8、N+源区，9、栅氧化层，10、多晶硅栅电极，11、BPSG介质层，12、金属化源电极，13、Si3N4保护层。
具体实施方式
下面结合具体实施方式对本发明进行详细的说明。
本发明涉及的一种抗EMI的超结VDMOS器件的制造方法，使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成P型辅助耗尽一区6、P型辅助耗尽二区5和P型辅助耗尽三区4。具体通过以下步骤实现：
步骤一、利用外延工艺，在重掺杂的N+衬底1上外延一层35～50μm的N型外延层2；
步骤二、通过Pbody光刻掩膜板掩膜，在N型外延层2上进行硼离子注入形，并在900~1200°C高温下推结90~300分钟形成Pbody区7；
步骤三、在N型外延层2上表面淀积一层Si3N4保护层，并利用P柱光刻掩膜板对Si3N4保护层进行刻蚀形成Si3N4保护层13，然后对N型外延层2进行深沟槽刻蚀，刻蚀出深度为30~45μm的深槽，沟槽宽度为3~5μm（为方便后面计算P型辅助耗尽区的离子注入倾斜角，设沟槽深度为y，沟槽宽度为x）；
步骤四、参见图3，在Si3N4保护层13掩膜下，以角度θ1为注入倾斜角，剂量为1×1013cm-3，能量为120keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽一区6。其中θ1=arctan(4x/y)；
步骤五、参见图4，在Si3N4保护层13掩膜下，以角度θ2为注入倾斜角，剂量为5×1012cm-3，能量为80keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽二区5。其中θ2=arctan(2x/y)；
步骤六、参见图5，在Si3N4保护层13掩膜下，以角度θ3为注入倾斜角，剂量为1×1012cm-3，能量为60keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽三区4。其中θ2=arctan(4x/3y)；
步骤七、在形成P型辅助耗尽区的深沟槽中外延生长P型掺杂的外延层，并去除Si3N4保护层13，然后利用抛光工艺使得P外延层上表面与N型外延层2上表面对齐，形成与N外延层2相间排列的P柱3，即形成复合缓冲层；
步骤八、参见图2，在复合缓冲层上依次形成超结VDMOS器件特征层：栅氧化层9、多晶硅栅电极10、N+源区8、BPSG介质/11、金属化源电极12。
在超结VDMOS器件从导通状态转变到关断状态的过程中漏源电压Vds由低电压逐渐变化为高电压。而随着Vds由低电压逐渐变化为高电压，器件耗尽区的宽度逐渐变大。传统的超结器件的N柱区的耗尽层边界曲线随着Vds逐渐展宽如图6所示。本发明的超结器件的N柱区的耗尽层边界曲线随着Vds逐渐展宽如图7所示。
参见图6及图7，器件从导通状态转变到关断状态的过程中在漏源电压Vds相同的情况下，传统的超结器件的N柱区的耗尽层边界曲线总要陡峭于本发明的超结器件的N柱区的耗尽层边界曲线。根据电荷守恒原理，耗尽区的电荷变化量是一定的。传统的超结器件的N柱区的耗尽层边界曲线总要陡峭于本发明的超结器件的N柱区的耗尽层边界曲线，所以漏源电压Vds变化量为∆Vds时，本发明的超结器件的N柱区的耗尽层边界曲线的变化要平缓于传统的超结器件。这样就使得本发明的超结器件漏极源极间电容和米勒电容的变化远远小于传统超的结器。叠加到电子电路中，会使得电路系统的输入端和输出端的EMI问题得以改善。
本发明的内容不限于实施例所列举，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。
Claims (2)
1.抗EMI的超结VDMOS器件结构制备方法，其特征在于：
所述方法在使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成三个P型辅助耗尽区；
所述方法具体包括以下步骤：
步骤一：利用外延工艺，在重掺杂的N+衬底上外延一层35～50μm的N型外延层；
步骤二：通过Pbody光刻掩膜板掩膜，在N型外延层上进行硼离子注入形，并在900～1200°C高温下推结90～300分钟形成Pbody区7；
步骤三：在N型外延层上表面淀积一层Si3N4保护层，并利用P柱光刻掩膜板对Si3N4保护层进行刻蚀形成Si3N4保护层，然后对N型外延层进行深沟槽刻蚀，刻蚀出深度为30～45μm的深槽，沟槽宽度为3～5μm；
步骤四：在Si3N4保护层掩膜下，以角度θ1为注入倾斜角，剂量为1×1013cm-3，能量为120keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽一区；
其中，θ1=arctan(4x/y)， y为沟槽深度，x为沟槽宽度；
步骤五：在Si3N4保护层掩膜下，以角度θ2为注入倾斜角，剂量为5×1012cm-3，能量为80keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽二区；
其中，θ2=arctan(2x/y)，y为沟槽深度，x为沟槽宽度；
步骤六：在Si3N4保护层掩膜下，以角度θ3为注入倾斜角，剂量为1×1012cm-3，能量为60keV的硼离子向深沟槽侧壁注入，并旋转180°使得深沟槽侧壁两侧均形成硼离子注入区，注入后在1000°C高温下退火30分钟，形成P型辅助耗尽三区；
其中，θ3=arctan(4x/3y)，y为沟槽深度，x为沟槽宽度；
步骤七：在形成P型辅助耗尽区的深沟槽中外延生长P型掺杂的外延层，并去除Si3N4保护层，然后利用抛光工艺使得P外延层上表面与N型外延层上表面对齐，形成与N型外延层相间排列的P柱，即形成复合缓冲层；
步骤八：在复合缓冲层上依次形成超结VDMOS器件特征层：栅氧化层、多晶硅栅电极、N+源区、BPSG介质层、金属化源电极。
2.如权利要求1所述的抗EMI的超结VDMOS器件结构制备方法制得的器件结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611103417.6A CN106783620B (zh) | 2016-12-05 | 2016-12-05 | 抗emi的超结vdmos器件结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611103417.6A CN106783620B (zh) | 2016-12-05 | 2016-12-05 | 抗emi的超结vdmos器件结构及其制备方法 |
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| Publication Number | Publication Date |
|---|---|
| CN106783620A CN106783620A (zh) | 2017-05-31 |
| CN106783620B true CN106783620B (zh) | 2019-11-15 |
Family
ID=58883407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611103417.6A Active CN106783620B (zh) | 2016-12-05 | 2016-12-05 | 抗emi的超结vdmos器件结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106783620B (zh) |
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| CN105957896A (zh) * | 2016-06-24 | 2016-09-21 | 上海华虹宏力半导体制造有限公司 | 超结功率器件及其制造方法 |
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| CN106783620A (zh) | 2017-05-31 |
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