JPS6398124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6398124A JPS6398124A JP61242922A JP24292286A JPS6398124A JP S6398124 A JPS6398124 A JP S6398124A JP 61242922 A JP61242922 A JP 61242922A JP 24292286 A JP24292286 A JP 24292286A JP S6398124 A JPS6398124 A JP S6398124A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板に形成した溝または孔を利用する半
導体装置の製造方法に係υ、特に溝または孔の側壁部基
板不純物濃度の制御に好適な半導体装置の製造方法に関
する。
導体装置の製造方法に係υ、特に溝または孔の側壁部基
板不純物濃度の制御に好適な半導体装置の製造方法に関
する。
近年、半導体装置の高集積化を目的として、基板中に形
成した溝または孔を利用した素子構造の提案がなされて
いる。内部を絶縁体で埋込んだ深溝全相補型半導体装置
のウェル分離に適用し５分離間隔を縮小した場合につい
ては、「アイ イーディーエム（ＩＥＤＭ ） ８４第
５７４〜５７７」において論じられている。また、深孔
の内部に容量または高抵抗を形成することによりメモリ
ーセルの面積を低減した場合については、それぞれ「ア
イ イーディーエム（ＩＥ１３Ｍ）８４第２３２〜２３
５頁」および「ブイ エル ニス アイ シンポジウム
（ＶＬＳＩ ｓｙｍｐｏ ） ８３第６〜７頁」におい
て論じられている。さらに、同じく深孔内ＫＭ０８ＦＥ
Ｔを形成した場合については、［アイイーディーエム（
ＩＥＤＭ）８５第２００〜２０３頁」において論じられ
ている。
成した溝または孔を利用した素子構造の提案がなされて
いる。内部を絶縁体で埋込んだ深溝全相補型半導体装置
のウェル分離に適用し５分離間隔を縮小した場合につい
ては、「アイ イーディーエム（ＩＥＤＭ ） ８４第
５７４〜５７７」において論じられている。また、深孔
の内部に容量または高抵抗を形成することによりメモリ
ーセルの面積を低減した場合については、それぞれ「ア
イ イーディーエム（ＩＥ１３Ｍ）８４第２３２〜２３
５頁」および「ブイ エル ニス アイ シンポジウム
（ＶＬＳＩ ｓｙｍｐｏ ） ８３第６〜７頁」におい
て論じられている。さらに、同じく深孔内ＫＭ０８ＦＥ
Ｔを形成した場合については、［アイイーディーエム（
ＩＥＤＭ）８５第２００〜２０３頁」において論じられ
ている。
上記従来技術は溝もしくは孔側壁部の基板不純物濃度分
布の制御性については十分な配慮がされておらず、全く
制御性のない一様な濃度分布もしくはイオン打込み法と
拡散により深さ方向だのみ制御可能な濃度分布の基板と
なっている。このため、溝の両側や孔の一部周囲で導電
をが異なる場合独立に不純物濃度分布を制御することが
でかす、側壁部の表面準位密度が多いことや不純物の再
分布などの理由により側壁表面の導電形が反転して寄生
チャネルを形成し、素子間のり一ヶ電流を増加させ１回
路が誤動作しやすいという問題があった。
布の制御性については十分な配慮がされておらず、全く
制御性のない一様な濃度分布もしくはイオン打込み法と
拡散により深さ方向だのみ制御可能な濃度分布の基板と
なっている。このため、溝の両側や孔の一部周囲で導電
をが異なる場合独立に不純物濃度分布を制御することが
でかす、側壁部の表面準位密度が多いことや不純物の再
分布などの理由により側壁表面の導電形が反転して寄生
チャネルを形成し、素子間のり一ヶ電流を増加させ１回
路が誤動作しやすいという問題があった。
本発明の目的は溝の両側もしくは孔の一部周囲における
寄生チャネルの発生を抑制することができる溝もしくは
孔の利用技術を提供することにある。
寄生チャネルの発生を抑制することができる溝もしくは
孔の利用技術を提供することにある。
ところで、第１図に示すようＫ、基板中に形成した溝１
１の一方の側壁に沿って厚いイオン打込みマスク層１２
を設けて斜めイオン打込み１３を行う場合、マスクに沿
った側壁のうち入射イオンに対面する領域のみに不純物
が導入され、他の領域では基板およびマスクによる遮蔽
効果のため不純物は導入されない。したがって、上記目
的は。
１の一方の側壁に沿って厚いイオン打込みマスク層１２
を設けて斜めイオン打込み１３を行う場合、マスクに沿
った側壁のうち入射イオンに対面する領域のみに不純物
が導入され、他の領域では基板およびマスクによる遮蔽
効果のため不純物は導入されない。したがって、上記目
的は。
この遮蔽用マスク付き斜めイオン打込みを用いてイオン
種と打込み量を選び溝側壁部の不純物濃度を制御するこ
とによシ達成される。
種と打込み量を選び溝側壁部の不純物濃度を制御するこ
とによシ達成される。
前述したように、半導体基板中【形成した溝もしくは孔
を利用する際の最大の問題は、０１ｌｌ壁表面をチャネ
ルとし同一基板内の拡散層を電極とする寄生ＭＯ８ＦＥ
Ｔが形成されやすい点であった。このため、溝側壁に導
入された基板と同一導電型の不純物はこの寄生ＭＯ８Ｆ
ＥＴのしきい値電圧を上昇させるチャネルストッパの働
きをする。この結果、側壁を介して流れる素子間のリー
ク電流が低減され、これに起因する回路の誤動作を防止
することができる。
を利用する際の最大の問題は、０１ｌｌ壁表面をチャネ
ルとし同一基板内の拡散層を電極とする寄生ＭＯ８ＦＥ
Ｔが形成されやすい点であった。このため、溝側壁に導
入された基板と同一導電型の不純物はこの寄生ＭＯ８Ｆ
ＥＴのしきい値電圧を上昇させるチャネルストッパの働
きをする。この結果、側壁を介して流れる素子間のリー
ク電流が低減され、これに起因する回路の誤動作を防止
することができる。
以下１本発明の第１の実施例を第２図ａ−ｈを用いて説
明する。
明する。
まず最初に、Ｎ型シリコン基板表面に厚さ５０〜３００
ｎｍのＳ！Ｏｚ膜２１全２１に形成する（第２図ａ）。
ｎｍのＳ！Ｏｚ膜２１全２１に形成する（第２図ａ）。
次に、 １００．ＫｅＶ以上の加速エネルギーを使い上
記８ｉＣｈ膜を通して上記シリコン基板中にボロンおよ
びリンを選択的に導入した後。
記８ｉＣｈ膜を通して上記シリコン基板中にボロンおよ
びリンを選択的に導入した後。
１０００ｔ：’以上の高温熱処理を行いＰ型不純物領域
Ｐ−Ｗｅｌ１２２とＮ型不純物領域Ｎ−Ｗｅｌ１２３を
それぞれ形成する（同ｂ）。次に、高精度異方性ドライ
エツチング技術忙より上記Ｐ −ｖＶｅｌ １の境界に
沿って幅１μｍ前後でウェルよシ深い溝２４を形成する
（同Ｃ）。次に、厚さ２μｍ程度でイオンを遮蔽するた
めのマスク２５を上記Ｐ−ｖＶｅｌｌ上のみに選択的に
形成した後、１００ＫｅＶ以下の低加速エネルギー斜め
打込み２６によりｐ −Ｗｅ ｌ Ｉに接する一部溝側
壁に選択的にボロンイオンを導入する（同ｄ）。次だ、
イオンの入射方向を変えながら斜め打込みを行い、 ｐ
−Ｗａｌ ｌと接するすべての溝側壁にボロンイオン
を導入する（同ｅ）。次に。
Ｐ−Ｗｅｌ１２２とＮ型不純物領域Ｎ−Ｗｅｌ１２３を
それぞれ形成する（同ｂ）。次に、高精度異方性ドライ
エツチング技術忙より上記Ｐ −ｖＶｅｌ １の境界に
沿って幅１μｍ前後でウェルよシ深い溝２４を形成する
（同Ｃ）。次に、厚さ２μｍ程度でイオンを遮蔽するた
めのマスク２５を上記Ｐ−ｖＶｅｌｌ上のみに選択的に
形成した後、１００ＫｅＶ以下の低加速エネルギー斜め
打込み２６によりｐ −Ｗｅ ｌ Ｉに接する一部溝側
壁に選択的にボロンイオンを導入する（同ｄ）。次だ、
イオンの入射方向を変えながら斜め打込みを行い、 ｐ
−Ｗａｌ ｌと接するすべての溝側壁にボロンイオン
を導入する（同ｅ）。次に。
Ｎ −Ｗｅ Ｉ ｌ上のみに同様にマスクを形成し、イ
オンの入射方向を変えながら同様に斜め打込み２７を行
い、 Ｎ −Ｗｅ ｌ １と接する溝側壁に選択的にＮ
形不純物を導入する（同ｆ、 ｇ）。最後に、イオン
打込みによるダメージを回復するための熱処理を行い、
ｐ −Ｗｅ １１周囲【ｒチャネルストッパ２８、Ｎ
−Ｗｅ ｌ １周囲にＮ０チヤネルストツパ２９を形成
する（同ｈ）。
オンの入射方向を変えながら同様に斜め打込み２７を行
い、 Ｎ −Ｗｅ ｌ １と接する溝側壁に選択的にＮ
形不純物を導入する（同ｆ、 ｇ）。最後に、イオン
打込みによるダメージを回復するための熱処理を行い、
ｐ −Ｗｅ １１周囲【ｒチャネルストッパ２８、Ｎ
−Ｗｅ ｌ １周囲にＮ０チヤネルストツパ２９を形成
する（同ｈ）。
本実施例によれば、ｑｅ １１分離に用いた溝のＰ −
Ｗｅｌ １およびＮ −ｖ￥ｅ ｌ ｌに接した側壁に
それぞれＰ”、Ｎ”チャネルストッパを独立に形成する
ことができる。この結果、溝側壁表面での寄生チャネル
の形成が抑制されるため、Ｗｅｌ１分離間隔を従来の４
〜６μｍに比較して約１／４の溝幅程度に縮小してもリ
ーク電流が低く抑えられる。したがって、同一基板の多
数のＷｅ ｌ １を形成する相補型半導体装置の一層の
高集化が可能となる。
Ｗｅｌ １およびＮ −ｖ￥ｅ ｌ ｌに接した側壁に
それぞれＰ”、Ｎ”チャネルストッパを独立に形成する
ことができる。この結果、溝側壁表面での寄生チャネル
の形成が抑制されるため、Ｗｅｌ１分離間隔を従来の４
〜６μｍに比較して約１／４の溝幅程度に縮小してもリ
ーク電流が低く抑えられる。したがって、同一基板の多
数のＷｅ ｌ １を形成する相補型半導体装置の一層の
高集化が可能となる。
本発明の第２の実施例を第３図ａ−ｈを用いて説明する
。
。
まず最初に、シリコン基板３１の表面にＮ＋拡敗ノ１３
２およびＰ０拡散層３３を形成する（第３図ａ）。次に
、エピタキシャル法により単結晶シリコン層を形成した
後、上記Ｎ＋拡散層およびＰ１拡散層領域上にそれぞれ
低濃度Ｐ形不純物領域３４および低濃度Ｎ形不純物領域
３５を形成する（同ｂ）。次に、高精度ドライエツチン
グ技術により上記低濃度Ｐ形、Ｎ形不純物領域の境界に
沿って幅１μｍ前後で上記Ｎ′″、Ｐ“拡散層をつき抜
ける溝もしくは孔３６を形成する（同Ｃ）。
２およびＰ０拡散層３３を形成する（第３図ａ）。次に
、エピタキシャル法により単結晶シリコン層を形成した
後、上記Ｎ＋拡散層およびＰ１拡散層領域上にそれぞれ
低濃度Ｐ形不純物領域３４および低濃度Ｎ形不純物領域
３５を形成する（同ｂ）。次に、高精度ドライエツチン
グ技術により上記低濃度Ｐ形、Ｎ形不純物領域の境界に
沿って幅１μｍ前後で上記Ｎ′″、Ｐ“拡散層をつき抜
ける溝もしくは孔３６を形成する（同Ｃ）。
次に、溝内を含むシリコン基板表面に厚さ１０〜５Ｑｎ
ｒｎの薄い５ｌＯｚ膜３７を形成し、さら番で。
ｒｎの薄い５ｌＯｚ膜３７を形成し、さら番で。
厚さ２μｍ程度でイオン打込みを遮蔽するためのマスク
３８を上記低績度Ｐ形不純物領域上のみに選択的に形成
した後、 １００ ＫｅＶ以下の低加速エネルギー斜め
打込み３９によシ低濃度Ｐ形不純物領域に接する一部溝
側壁ＫＩ Ｏ”〜１０”ｃｍ−２のＮ形もしくはＰ形不
純物を導入する（同ｄ）。次に、イオンの入射方向を変
えながら斜め打込みを行い、低濃度Ｐ形不純物領域と接
するすべての溝側壁に同じく不純物を導入する（同ｅ）
。次に、低４’に度Ｎ形不純物領域上のみに同じくマス
クを形成し、イオンの入射方向を変えながら同じく斜め
打込みを行い、低濃度Ｎ形不純物領域と接する溝側壁に
１０′１〜１０１３筋−２のＮ形もしくはＰ形不純物を
導入する（同ｆ、ｇ）。最後に、低抵抗金属よりなるゲ
ート′ｉ４極４ｏを溝内に埋込み、さらに、このゲート
電極をマスクとしてイオン打込みＫよシ基板表面にＮ＋
拡散層 Ｐ ＋拡散層を形成する（同ｈ）。
３８を上記低績度Ｐ形不純物領域上のみに選択的に形成
した後、 １００ ＫｅＶ以下の低加速エネルギー斜め
打込み３９によシ低濃度Ｐ形不純物領域に接する一部溝
側壁ＫＩ Ｏ”〜１０”ｃｍ−２のＮ形もしくはＰ形不
純物を導入する（同ｄ）。次に、イオンの入射方向を変
えながら斜め打込みを行い、低濃度Ｐ形不純物領域と接
するすべての溝側壁に同じく不純物を導入する（同ｅ）
。次に、低４’に度Ｎ形不純物領域上のみに同じくマス
クを形成し、イオンの入射方向を変えながら同じく斜め
打込みを行い、低濃度Ｎ形不純物領域と接する溝側壁に
１０′１〜１０１３筋−２のＮ形もしくはＰ形不純物を
導入する（同ｆ、ｇ）。最後に、低抵抗金属よりなるゲ
ート′ｉ４極４ｏを溝内に埋込み、さらに、このゲート
電極をマスクとしてイオン打込みＫよシ基板表面にＮ＋
拡散層 Ｐ ＋拡散層を形成する（同ｈ）。
本実施例によれば、７リコン基板内に形成した縦形ＣＭ
ＯＳインバータを形成するＮチャネルおよびＰチャネル
ＭＯ８ＦＥＴのチャネルドーピングを独立に行うことが
できる。このため、従来からの平面的に構成した場合に
比較して素子面積の低減を図ることができ、集積回路の
集積度向上が期待できる。
ＯＳインバータを形成するＮチャネルおよびＰチャネル
ＭＯ８ＦＥＴのチャネルドーピングを独立に行うことが
できる。このため、従来からの平面的に構成した場合に
比較して素子面積の低減を図ることができ、集積回路の
集積度向上が期待できる。
本発明てよれば、遮蔽効実用のマスク形成と斜めイオン
打込みという簡単な方法にょシ半導体基板中に形成され
た溝もしくは孔の側壁に選択的に不純物を導入し、この
領域の不純物濃度を高精度に制御することができる。こ
のため、半導体集積回路の高集積化に大きく寄与する溝
もしくは孔を利用した半導体装置の信頼性を向上させる
という効果がある。
打込みという簡単な方法にょシ半導体基板中に形成され
た溝もしくは孔の側壁に選択的に不純物を導入し、この
領域の不純物濃度を高精度に制御することができる。こ
のため、半導体集積回路の高集積化に大きく寄与する溝
もしくは孔を利用した半導体装置の信頼性を向上させる
という効果がある。
第１図は本発明の技術手段を示す一工程図、第２図は本
発明の第一の実施例の製造工程を示す素子構造断面図、
第３図は本発明の第二の実施例の製造工程を示す素子構
造断面図である。 １１．２４．３６・・・溝または孔、１２，２５゜３８
・・・マスク、１３，２６，２７．３９・・・斜めイオ
ン打込み、１４，２８．２９・・・不純物導入された側
壁。
発明の第一の実施例の製造工程を示す素子構造断面図、
第３図は本発明の第二の実施例の製造工程を示す素子構
造断面図である。 １１．２４．３６・・・溝または孔、１２，２５゜３８
・・・マスク、１３，２６，２７．３９・・・斜めイオ
ン打込み、１４，２８．２９・・・不純物導入された側
壁。
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板中に溝または孔を形成する工
程と、この溝または孔に整合的に厚さ０．５μｍ以上の
被膜を基板上に形成する工程と、この被膜をマスクとし
て上記基板にイオンビームに垂直な面から１５°以上傾
斜させてイオン打込みする工程を含んでなる半導体装置
の製造方法。 ２、前記第１項記載の製造方法において、半導体基板を
回転させることを特徴とする半導体装置の製造方法。 ３、前記第１項記載の製造方法において、イオンビーム
に垂直な面と基板との傾斜角を変化させることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242922A JPS6398124A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242922A JPS6398124A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398124A true JPS6398124A (ja) | 1988-04-28 |
Family
ID=17096203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242922A Pending JPS6398124A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398124A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389198A2 (en) * | 1989-03-18 | 1990-09-26 | Kabushiki Kaisha Toshiba | Method of manufacturing an X-ray exposure mask and device for controlling the internal stress of thin films |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| EP0547711A2 (en) * | 1991-12-19 | 1993-06-23 | Koninklijke Philips Electronics N.V. | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| JPH11266015A (ja) * | 1998-03-18 | 1999-09-28 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| WO2000005767A1 (en) * | 1998-07-23 | 2000-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
-
1986
- 1986-10-15 JP JP61242922A patent/JPS6398124A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
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