CN102549753A - 超结型沟槽功率mosfet器件 - Google Patents

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Abstract

在一种超结型沟槽功率MOSFET(金属氧化物半导体场效应晶体管)器件中，超结中的p型掺杂物柱与n型掺杂物的第一柱通过第一氧化物柱隔离开，并与n型掺杂物的第二柱通过第二氧化物柱隔离开。在n沟道器件中，用于FET的栅极元件优选地位于p型掺杂物柱的上方，而在p沟道器件中，用于FET的栅极元件优选地位于n型掺杂物柱的上方。

Description

超结型沟槽功率MOSFET器件
相关申请
本申请的相关共同未决申请为Gao等人于2009年8月27日提交的美国专利申请第12/549,190号，该相关申请的发明名称为“Super Junction Trench Power MOSFET Devices Fabrication”，且被转让给本申请的受让人。
技术领域
根据本发明的实施方式总的来说涉及半导体器件。
背景技术
为了节约能量，减少例如在直流(DC)到直流转换器中所使用的晶体管中的功率损耗尤为重要。在金属氧化物半导体场效应晶体管(MOSFET)器件中，尤其是在已知作为功率MOSFET的一类MOSFET中，能够通过减小器件的接通电阻(Rdson)来减小功率损耗。
击穿电压指示出器件在反向电压条件下的耐击穿能力。由于击穿电压与Rdson成反比关系，所以当Rdson减小时会产生不利影响。为了解决这一问题，引入了超结型(SJ)功率MOSFET，其包括位于器件有源区以下的交替的p型区和n型区。SJ功率MOSFET中交替的p型区和n型区理想地处于电荷平衡(Qp＝Qn)状态，从而这些区在反向电压条件下相互耗尽，因此使器件能够更好地耐击穿。
发明内容
虽然传统的SJ功率MOSFET提供了例如上述的优点，但其仍有改进的空间。例如，在传统的SJ沟槽功率MOSFET器件中，形成超结的p型柱和n型柱可能会在制造期间被加热时发生相互扩散，这样的扩散将会减小击穿电压。另外，p型柱是浮置的从而这些柱中的载流子无法快速移动，因此通常认为传统的SJ沟槽功率MOSFET器件不适于用在高速电路中。而且，在传统的SJ沟槽功率MOSFET器件中，有源器件的密度受到每个沟槽栅极的布置的限制；例如在传统的n沟道器件中，沟槽栅极被放置在两个p型柱之间(即，栅极被放置在一个n型柱之上)。
在根据本发明的一个实施例中，SJ沟槽功率MOSFET器件包括超结，超结具有交替的p型掺杂物柱和n型掺杂物柱。例如，超结包括p型掺杂物柱，该p型掺杂物柱在其一侧通过第一氧化物柱(或层)与n型掺杂物的第一柱隔离开，而在其另一侧通过第二氧化物柱(或层)与n型掺杂物的第二柱隔离开。氧化物层阻止了在制造期间对器件加热时相邻的n型柱和p型柱发生相互扩散。因此，氧化物层能够防止制造过程对击穿电压产生不利影响。
在另一个实施例中，在n沟道器件中，使超结中的p型柱抬高并使其与源极短路，从而能够在所得的体二极管从导通切换到截止时快速地扫清p型柱中的载流子；在p沟道器件中，使超结中的n型柱抬高并使其与源极短路，以实现类似的优点。因此，具有该特征的SJ沟槽功率MOSFET更适用于高速电路中。
在另一个实施例中，在n沟道器件中，用于FET的栅极元件(例如，沟槽栅极)位于超结中p型掺杂物柱的上方而不是位于n型掺杂物柱之上。通过将沟槽栅极与p型柱排成一列，能够减小n型柱的宽度。在p沟道器件中，用于FET的栅极元件位于超结中n型掺杂物柱的上方而不是位于p型掺杂物柱之上，从而能够减小p型柱的宽度。因此，能够将沟槽栅极放置得更为靠近，从而增加单元密度，其效果是进一步减小SJ沟槽功率MOSFET器件的接通电阻(Rdson)。
在另一实施例中，SJ沟槽功率MOSFET器件包括上述每个特征。
在本领域技术人员参阅各个附图来阅读了以下详细说明书之后将会认识到本发明的上述这些以及其它的目的和优点。
附图说明
说明书附图作为说明书的一部分示出了本发明的示例实施例，并且与以下具体实施方式的描述一道用来解释本发明的原理。在附图和说明书的通篇中用相似的数字表示相似的组成元素。
图1和图2是示出根据本发明实施例的半导体器件的组成元素的截面图。
图3A、图3B和图3C示出了根据本发明实施例用于制造半导体器件的过程的流程图。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24和图25是示出了根据本发明实施例在半导体器件的制造中所选阶段的截面图。
图26是示出根据本发明另一实施例的半导体器件的组成元素的截面图。
具体实施方式
在以下对本发明的详细描述中阐明了多个特定细节以期提供对本发明的透彻理解。然而本领域技术人员应该意识到在不具有这些特定细节或是具有这些特定细节的等同物的情况下也可以实现本发明。另外，未详细描述公知的方法、生产过程、组件以及电路是为了避免不必要地模糊了本发明的实质方面。
以下详细描述的一些部分是根据制造半导体器件的生产过程、逻辑模块、处理以及操作的其它象征性表示法来进行表述的。这些描述和表示法具有半导体制造领域的技术人员常用的含义，从而最为有效地将他们工作的实质内容传达给该领域的其它技术人员。在本申请中，生产过程、逻辑模块、处理等被构思为用来导出期望结果的自相容的步骤或指令顺序。这些步骤需要一定物理量的物理操作。然而应当明确的是所有这些术语以及类似术语将与适当的物理量有关，并且仅仅是应用于这些物理量的简便标注。除非有特别说明，否则如以下所讨论的内容能够明确的是，在本申请通篇中利用诸如“形成”、“执行”、“生产”、“沉积”、“刻蚀”等之类的术语所进行的讨论应被认为是指半导体器件制造的行为和处理(例如，图3A、图3B和图3C的流程图300)。
附图并非按比例绘制，而仅仅在图中示出了部分结构以及形成这些结构的各个层。另外，可连同本文所讨论的处理和步骤一同来执行各制造处理和步骤，也就是说，在本文所示出和描述的步骤之前、之间和/或之后可能还有多个处理步骤。重要的是，根据本发明的实施例能够连同这些另外的处理和步骤(可能是传统的处理和步骤)一起实现而不会对这些另外的处理和步骤产生显著的干扰。一般来说，根据本发明的实施例能够替代一部分传统处理而不会对前后的处理和步骤有显著地影响。
如本文所使用的字母“n”是指n型掺杂物，而字母“p”是指p型掺杂物。加号“+”或减号“-”分别用于表示相对较高的掺杂物浓度和相对较低的掺杂物浓度。
本文中以公认的方式使用术语“沟道”。也就是电流在FET内的移动是在沟道中从源极连接移动到漏极连接。沟道可由n型半导体材料或p型半导体材料制成；因此，FET被指定为n沟道器件或p沟道器件。图1至图25是以n沟道器件为例进行描述的，具体来说是n沟道超结型MOSFET，但本发明的实施例并不限于此。也就是说，本文所描述的各特征可被用于后文所描述的图26示出的p沟道器件。图1至图25所讨论的内容能够通过将n型掺杂物和材料替换为相应的p型掺杂物和材料而被容易地对应到p沟道器件，反之亦然。
图1是示出根据本发明一个实施例的半导体器件100(例如，n沟道SJ沟槽功率MOSFET器件)的组成元素的截面图。器件100包括n+漏极层或衬底104的底表面上的漏电极102。p-漂移区或p型柱106以及n-漂移区或n型柱108位于衬底104上方且相互交替。交替的p型(p-)柱106和n型(n-)柱108形成通常所说的超结。重要的是，p型掺杂物的柱106与n型掺杂物的相邻柱108通过隔离层或隔离柱110(例如电介质或氧化物的层/柱)彼此隔离。如下所述，隔离层110阻止了在制造期间对结构加热时n型柱108和p型柱106发生相互扩散。因此，隔离层110能够防止击穿电压受到制造处理的不利影响。
同样重要的是，在图1的示例中，每个p型柱106都位于各自的多晶硅(poly)沟槽栅极111(栅极多晶硅111)下方。一般来说，每个沟槽栅极111都排列在两个相邻的隔离层110之间及相应的p型柱106上方。具体来说，在一个实施例中，每个沟槽栅极111都沿相应的p型柱106的纵轴排列(给定图1的方向，则纵轴是指p型柱内的垂直线)，沟槽栅极111的纵轴与p型柱106的纵轴一致，使得沟槽栅极位于p型柱的上方中央。在图1的实施例中，p型柱106通过各自的隔离层109与沟槽栅极111隔离，该隔离层109可以用不同于隔离层110的材料形成。
通过将沟槽栅极111与p型柱106排成一列，能够减小n型柱108的宽度。因此，能够将沟槽栅极靠近放置以增加单元密度，其效果是进一步减小器件100的接通电阻(Rdson)。在一个实施例中，相邻沟槽栅极之间的间距大约为1.2微米，这与传统器件中的5微米形成对比。
与图1的结构相关的另一优点在于，因为沟槽栅极111与相邻n型柱108之间的重叠量122很小，所以减小了栅-漏电荷(Qgd)。在一个实施例中，重叠量122大约为0.1微米。
在图1的实施例中，沟槽125形成在相邻的两个沟槽栅极111之间并位于n型柱108上方。具体来说，在一个实施例中，每个沟槽125都沿着相应的n型柱108的纵轴排列，沟槽125的纵轴与n型柱108的纵轴一致，使得沟槽的位于n型柱的上方中央。沟槽125填充有源极金属124。
p+区(p型接触区112)将每个沟槽125中的源极金属124与相应的n型柱108隔离开。p-区(p型体区114)位于每个沟槽125的每一侧上，处在沟槽与沟槽栅极111之间以及源极金属124与一个n型柱108之间。另外如图1所示，n+区(n型源极区116)位于每个沟槽125的相对两侧上。
p型(p-)体区114和n型(n+)源极区116通过另一隔离层120(例如栅极氧化物)与各自的沟槽栅极111隔离开。应当明白，隔离层110和120在制造处理的不同时间点形成，因此可能并不像图1中示出的那样排成一列。另外可以使用不同的材料制成隔离层110和120。尽管如此，隔离层110和120还是提供了在图1的y方向上的近乎连续的边界，在此情况下可被看成具有单个隔离材料柱的特征。
在每个n型源极区116和每个沟槽栅极111上方可形成绝缘层118。源极金属层124形成在绝缘层118上方并如上所述延伸入沟槽125。
根据本发明的一个实施例，p型柱106被抬高并与源极金属层124电短路。实现这一结构的一种方式如图2所示，图2是沿图1的切线A-A截取的器件100的截面图；也就是说图2中表示的示图是垂直于图1所示的两个维度(x和y)的第三维度(z)。
在图2的实施例中，将沟槽225形成为连接相应的p型柱106与源极金属层124。沟槽225填充有金属，并且如图所示，沟槽225中的金属与沟槽栅极111通过n型柱108、多晶硅区211以及隔离层120隔离开。通过将p型柱106与源极金属层124短接，能够在所得的体二极管从导通切换到截止时快速地扫清p型柱中的载流子。因此器件100更适于用在高速电路中。
图3A、图3B和图3C示出了用于制造诸如图1和图2中的器件之类的半导体器件的过程的一个实施例的流程图300。尽管在图3A至图3C中公开了具体的步骤，但这些步骤仅仅作为示例。也就是说，根据本发明的实施例还适于执行图3A至图3C所述步骤的各种其它步骤或变化步骤。图3A、图3B和图3C是结合图4至图25进行讨论的，其中图4至图25是示出了根据本发明一个实施例在半导体器件的制造中所选阶段的截面图。
在图3A的步骤框302中，在n+衬底104上方生长p-掺杂物的外延层402(图4)。衬底104可包括漏电极层102(图1)。
在步骤框304中，将第一电介质层502沉积在外延层402上，并将光致抗蚀剂(PR)层504沉积在电介质层上(图5)。电介质层502例如可以是热氧化产物或是通过次常压化学汽相沉积(SACVD)沉积的氧化产物。
在步骤框306中，形成第一掩模(未示出)，并且如图6所示刻蚀掉光致抗蚀剂层504和电介质层502的暴露部分。电介质层502的剩余部分对应于图1的隔离层109。
在步骤框308中，部分p型外延层402也被刻蚀掉，以形成图7所示的p型柱106。对外延层402的刻蚀可能相对轻微地延伸入衬底104。在步骤框308中所应用的刻蚀材料可以不同于在步骤框306中使用的刻蚀材料。在步骤框310中，将剩余的光致抗蚀剂层504去除(图8)。
在图3A的步骤框312中，在隔离层109和p型柱106的暴露表面上生长或沉积第二电介质层902(图9)。具体来说，将电介质层902形成在p型柱106的相对两侧上以及隔离层109上方，实际是在p型柱的两侧上形成了电介质材料的层或柱。用于第二电介质层902的材料可以不同于用于隔离层109的材料。另外，第二电介质层902与隔离层109的厚度相比可以相对较薄(大约300-500埃)。
在图3A的步骤框314中，如图10所示将电介质层902中与衬底104紧邻的部分(图9)去除，该处理可被称作底部氧化物穿透。在p型柱106两侧上的电介质层902的部分并未被去除，这些部分对应于图1的隔离层110。作为底部氧化物穿透处理的一部分，位于隔离层109上方的电介质层902的部分也被部分去除或整体去除。换句话说，在底部氧化物穿透处理之后，衬底104如图10所示被暴露，同时隔离层109可能仅由作为第一电介质层502(图5)的一部分的沉积材料构成，或是可能由包括在第一电介质层502和第二电介质层902中的材料的组合构成。另外在步骤框314中，在底部氧化物穿透处理之后，在衬底104上方以及包括p型柱106和隔离层109、110的结构周围生长n-掺杂物的外延层1002。
在图3A的步骤框316中，施加光致抗蚀剂层并且随后将其选择性地去除，以形成如图11所示的掩模1102。掩模1102将被用于在n型外延层1002中形成如图12所示的终端沟槽1202。终端沟槽1202可延伸入衬底104。另外如图12所示，随后去除掩模1102。
在图3A的步骤框318中，如图13所示，在终端沟槽1202内侧以及在n型外延层1002上方生长或沉积(例如使用SACVD)第三电介质层1302。用于第三电介质层1302的材料可以不同于用于隔离层109和110的材料。随后可以使用致密化处理来对第三电介质层1302进行固化或退火。重要的是，隔离层110防止或限制了在致密化处理期间以及在制造处理中结构被加热的任何其他时间p型柱106与n型外延层1002发生相互扩散。
在图3A的步骤框320中，对电介质层1302进行回蚀，以使得如图14所示终端沟槽1202中电介质的水平面与n型外延层1002的上表面的水平面实质齐平。
在图3B的步骤框322中，施加光致抗蚀剂层并且随后选择性地将其去除以形成如图15所示的掩模1502。掩模中的开口1504与p型柱106的位置一致。开口1504的宽度(在图15的x方向上测得)可以小于p型柱106的宽度，从而避免开口与p型柱对齐的问题。换句话说，将会看到，掩模1502将被用于在p型柱106上方形成沟槽，并且理想的是这些沟槽将不会延伸超出p型柱的外边缘。
在图3B的步骤框324中，参考图15和图16，将开口1504下面的n型外延层1002的部分刻蚀掉，形成延伸到隔离层109的沟槽1602。外延层1002未被刻蚀掉的部分对应于图1的n型柱108。随后去除掩模1502。
在图3B的步骤框326中，在隔离层109和n型柱108的暴露表面上，其中包括沟槽1602的侧面和底面，生长栅极氧化物层1702(图17)。用于栅极氧化物层1702的材料可以不同于包括在第一电介质层502(图5)和第二电介质层902(图9)中的材料。图1的隔离层109可包括栅极氧化物层1702以及来自第一电介质层502和第二电介质层902的材料，换句话说，尽管在图中将隔离层109描绘为单个匀质层，但实际中该隔离层109可包括不同的隔离材料。另外，取决于沟槽1602的宽度，栅极氧化物层1702中内衬于这些沟槽的部分可与隔离层110位置吻合，从而形成了在图17的竖直方向(y方向)上实质连续的隔离材料柱。
在图3B的步骤框328中，如图18所示，在栅极氧化物层1702上方以及沟槽1602内沉积多晶硅(poly)层1802。
在图3B的步骤框330中，可使用化学机械平面化或抛光(CMP)处理来去除一些多晶硅层1802(图18)，直到到达栅极氧化物层1702。随后可使用回蚀处理来去除更多的多晶硅层1802，以形成如图19所示的凹进元件。这些凹进元件对应于图1所示的沟槽栅极111。
在图3B的步骤框332中，也参考图20，将覆盖层p-掺杂物注入到器件100中，即，注入到n型柱108中，以形成图1的p型(p-)体区114。p型体区114的深度(在图20的y方向上)比沟槽栅极111更浅。
在图3B的步骤框334中，如图21所示，在终端沟槽1202和相邻区域上形成源极掩模2102，随后将n+掺杂物注入到p型体区114中以形成图1的n型(n+)源极区116。以此方式，在p型柱106而非n型柱108上形成沟槽栅极。通过在p型柱106上形成沟槽栅极，可将栅极彼此靠近放置，从而增加了单元密度，这还具有减小Rdson的效果。在注入了n型源极之后，可以去除掩模2102。
在图3B的步骤框336中，先后沉积低温氧化物(LTO)层以及硼磷硅玻璃(BPSG)层，这些层被标识为图22中的层2202。(为清楚起见，在图22和图23中并未标识出全部的栅极氧化物区1702。)
在图3B的步骤框338中，如图23所示，在层2202上施加光致抗蚀剂层并随后将其选择性地去除，以形成开口2304与n型柱108位置一致的掩模2302。在开口2304下面的材料，即，这些开口下面的部分层2202、部分栅极氧化物1702、部分n+源极区116以及部分p型体区114随后可被刻蚀掉，以形成图1的绝缘层118，并且还形成了暴露n+源极区116、p型体区114以及栅极抬高区的沟槽125。图1的绝缘层118包括层2202的剩余部分以及栅极氧化物层1702的剩余水平(x方向)部分；栅极氧化物层1702的y方向(竖直)部分与图1的隔离层120相合。随后在每个沟槽125的底部注入p+掺杂物以形成图1的p型(p+)接触区112。
以类似的方法，在图3C的步骤框340中，可在图23的z方向上形成掩模2402，使其开口2404与p型柱106位置一致，如图24所示。开口2404下面的材料，即，这些开口下面的部分层2202、部分沟槽栅极111以及部分隔离层109随后可被刻蚀掉，以形成隔离多晶硅区211及暴露p型柱106和多晶硅区211的沟槽225。通过氧化层(栅极氧化物)120、n型柱108以及另一氧化层120来将p型柱接触沟槽225与栅极多晶硅111隔离开，并且该沟槽225还被氧化层120隔离开。
在图3C的步骤框342中，参考图23、图24和图25，去除掩模2302和2402，并在沟槽2304和2404中以及在绝缘层118上沉积金属。在该金属上施加光致抗蚀剂层并随后将其选择性地去除，以形成具有开口的掩模(未示出)，并且将开口下的金属刻蚀掉以形成图1和图2中的源极金属层124，并形成栅极总线(未示出)。因此，如图1和图2所示p型柱106和n型柱108都电连接到源极金属层124。从而，能够在所得的体二极管从导通切换到截止时快速地扫清p型柱106中的载流子。
在图3C的步骤框344中，可选地沉积一钝化层。随后施加掩模来对该钝化层进行刻蚀，以定义栅极焊盘和源极焊盘。
如上所述，这里所描述的特征也能被应用于p沟道SJ沟槽功率MOSFET器件。图26是示出根据本发明一个实施例的p沟道SJ沟槽功率MOSFET器件2600的组成元素的截面图。器件2600包括p+漏极层或衬底2604底面上的漏电极(未示出)。p-漂移区或p型柱2606以及n-漂移区或n型柱2608位于衬底2604上方且相互交替，以形成超结。p型掺杂物的柱2606与相邻的n型掺杂物的柱2608通过隔离层或隔离柱110彼此隔离，以阻止在制造期间对结构加热时n型柱和p型柱发生相互扩散。
在图26的实施例中，每个n型柱2608都位于各自的多晶硅沟槽栅极111下方。n型柱2608与沟槽栅极111通过各自的隔离层109彼此隔离。通过将沟槽栅极111与n型柱2608排成一列，能够减小p型柱2606的宽度，从而可将沟槽栅极彼此更靠近地放置。
在相邻沟槽栅111之间p型柱2606的上方形成沟槽125。沟槽125填充有源极金属124。n+区(n接触区2612)将每个沟槽125中的源极金属124与相应的p型柱2606隔离开。n-区(n型体区2614)位于每个沟槽125的每一侧上，处在沟槽与沟槽栅极111之间以及源极金属124与一个p型柱2606之间。另外，p+区(p型源极区2616)位于每个沟槽125的相对两侧上。n型体区2614和p型源极区2616通过另一隔离层120(例如栅极氧化物)与各自的沟槽栅极111隔离开。在每个p型源极区2616和每个沟槽栅极111上方可形成绝缘层118。源极金属层124形成在绝缘层118上方并如上所述延伸入沟槽125。
根据本发明的一个实施例，以类似于图2所示的方式使n型柱2608抬高并使其与源极金属层124电短路。
总而言之，本说明书描述了SJ沟槽功率MOSFET器件的实施例以及该器件的制造方法的实施例。这里所描述的特征可被用于低电压器件以及1000伏特功率MOSFET之类的高电压器件，以作为分裂栅极、双沟槽和其它传统的高电压超结型器件的替代方案。
一般来说，本说明书已公开了以下内容。在超结型沟槽功率MOSFET(金属氧化物半导体场效应晶体管)器件中，超结中的p型掺杂物柱通过第一氧化物柱与n型掺杂物的第一柱隔离开，并通过第二氧化物柱与n型掺杂物的第二柱隔离开。在一个n沟道器件中，用于FET的栅极元件优选地位于p型掺杂物柱的上方，而在p沟道器件中，用于FET的栅极元件优选地位于n型掺杂物柱的上方。
一般来说，本说明书公开了以下内容。在超结型沟槽功率MOSFET(金属氧化物半导体场效应晶体管)器件中，超结中的p型掺杂物柱通过第一氧化物柱与n型掺杂物的第一柱隔离开，并通过第二氧化物柱与n型掺杂物的第二柱隔离开。在一个n沟道器件中，用于FET的栅极元件优选地位于p型掺杂物柱的上方，而在p沟道器件中，用于FET的栅极元件优选地位于n型掺杂物柱的上方。
前面对本发明具体实施方式的描述是以图解和描述的目的进行介绍的。他们并非意在穷尽本发明或将本发明限制在所公开的特定形式，基于上述指教可以进行各种变型和修改。所选择和描述的实施例是为了最好地解释本发明的原理及其实际应用，从而使本领域的其它技术人员能够更好地将本发明及包含各种变型的变化实施例适当地用于所预期的具体应用中。意在用所附权利要求及其等同物来定义本发明的范围。应当理解，本文所介绍的任意及全部元件和步骤都被优选地涵盖。这些元素和步骤中对于本领域技术人员显而易见的那些元素和步骤可被省略。
简言之，本说明书至少公开了以下广义概念。
概念1.一种超结型沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件，具有第一型掺杂物的沟道，所述器件包括：
绝缘材料构成的第一柱，其将第二型掺杂物的柱与所述第一型掺杂物的第一柱隔离开；
绝缘材料构成的第二柱，其将所述第二型掺杂物的柱与所述第一型掺杂物的第二柱隔离开；以及
用于场效应晶体管的栅极元件，其中所述栅极元件排列在所述绝缘材料构成的第一柱与所述绝缘材料构成的第二柱之间。
概念2.根据概念1的超结型沟槽功率MOSFET器件，还包括将所述栅极元件与所述第二型掺杂物的柱隔离开的隔离层。
概念3.根据概念1的超结型沟槽功率MOSFET器件，其中如果所述第一型掺杂物包括n型掺杂物，则所述第二型掺杂物包括p型掺杂物，并且其中如果所述第一型掺杂物包括p型掺杂物，则所述第二型掺杂物包括n型掺杂物。
概念4.根据概念1的超结型沟槽功率MOSFET器件，还包括源极金属的层，其与所述第二型掺杂物的柱电短路。
概念5.根据概念4的超结型沟槽功率MOSFET器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
概念6.根据概念5的超结型沟槽功率MOSFET器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
概念7.根据概念5的超结型沟槽功率MOSFET器件，其中所述沟槽与所述第一型掺杂物的第一柱的纵轴排成一列。
概念8.根据概念7的超结型沟槽功率MOSFET器件，其中所述沟槽通过所述第二型掺杂物的区与所述第一型掺杂物的第一柱隔离开。
概念9.一种具有第一型掺杂物的沟道的半导体器件，所述器件包括：
所述第一型掺杂物的衬底；
耦接到所述衬底的超结型结构，所述超结型结构包括布置在所述第一型掺杂物的柱形第一区与所述第一型掺杂物的柱形第二区之间的第二型掺杂物的柱形区，其中所述第二型掺杂物的柱形区与所述第一型掺杂物的柱形第一区通过第一隔离层隔离开，并且与所述第一型掺杂物的柱形第二区通过第二隔离层隔离开；以及
场效应晶体管，其耦接到所述超结型结构并包括栅极元件，其中所述栅极元件与所述第二型掺杂物的柱形区的纵轴排成一列。
概念10.根据概念9的半导体器件，还包括将所述栅极元件与所述第二型掺杂物的柱形区隔离开的氧化物层。
概念11.根据概念9的半导体器件，还包括源极金属的层，其与所述第二型掺杂物的柱形区电短路。
概念12.根据概念11的半导体器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
概念13.根据概念12的半导体器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
概念14.根据概念12的半导体器件，其中所述沟槽与所述第一型掺杂物的柱形第一区的纵轴排成一列。
概念15.一种具有第一型掺杂物的沟道的半导体器件，包括：
所述第一型掺杂物的衬底；
耦接到所述衬底的超结型结构，所述超结型结构包括布置在所述第一型掺杂物的第一区与所述第一型掺杂物的第二区之间的第二型掺杂物的区，其中所述第二型掺杂物的区以及所述第一型掺杂物的第一区和第二区每一个的第一尺寸都大于第二尺寸，所述第一尺寸是在第一方向上测量得到的，所述第二尺寸是在垂直于所述第一方向的第二方向上测量得到的；
包括栅极元件的场效应晶体管，其中所述第二型掺杂物的区在所述第一方向上位于所述栅极元件与所述衬底之间；以及
源极金属的层，其与所述第二型掺杂物的区在垂直于所述第一方向和所述第二方向的第三方向上电短路。
概念16.根据概念15的半导体器件，其中所述第二型掺杂物的区与所述第一型掺杂物的第一区通过第一隔离层隔离开，并与所述第一型掺杂物的第二区通过第二隔离层隔离开。
概念17.根据概念15的半导体器件，还包括氧化物层，其将所述栅极元件与所述第二型掺杂物的区隔离开。
概念18.根据概念15的半导体器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
概念19.根据概念18的半导体器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
概念20.根据概念18的半导体器件，其中所述第一型掺杂物的第一区在所述第一方向上位于所述沟槽与所述衬底之间。

Claims (20)

1.一种超结型沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件，具有第一型掺杂物的沟道，所述器件包括：
绝缘材料构成的第一柱，其将第二型掺杂物的柱与所述第一型掺杂物的第一柱隔离开；
绝缘材料构成的第二柱，其将所述第二型掺杂物的柱与所述第一型掺杂物的第二柱隔离开；以及
用于场效应晶体管的栅极元件，其中所述栅极元件排列在所述绝缘材料构成的第一柱与所述绝缘材料构成的第二柱之间。
2.根据权利要求1的超结型沟槽功率MOSFET器件，还包括将所述栅极元件与所述第二型掺杂物的柱隔离开的隔离层。
3.根据权利要求1的超结型沟槽功率MOSFET器件，其中如果所述第一型掺杂物包括n型掺杂物，则所述第二型掺杂物包括p型掺杂物，并且其中如果所述第一型掺杂物包括p型掺杂物，则所述第二型掺杂物包括n型掺杂物。
4.根据权利要求1的超结型沟槽功率MOSFET器件，还包括源极金属的层，其与所述第二型掺杂物的柱电短路。
5.根据权利要求4的超结型沟槽功率MOSFET器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
6.根据权利要求5的超结型沟槽功率MOSFET器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
7.根据权利要求5的超结型沟槽功率MOSFET器件，其中所述沟槽与所述第一型掺杂物的第一柱的纵轴排成一列。
8.根据权利要求7的超结型沟槽功率MOSFET器件，其中所述沟槽通过所述第二型掺杂物的区与所述第一型掺杂物的第一柱隔离开。
9.一种具有第一型掺杂物的沟道的半导体器件，所述器件包括：
所述第一型掺杂物的衬底；
耦接到所述衬底的超结型结构，所述超结型结构包括布置在所述第一型掺杂物的柱形第一区与所述第一型掺杂物的柱形第二区之间的第二型掺杂物的柱形区，其中所述第二型掺杂物的柱形区与所述第一型掺杂物的柱形第一区通过第一隔离层隔离开，并且与所述第一型掺杂物的柱形第二区通过第二隔离层隔离开；以及
场效应晶体管，其耦接到所述超结型结构并包括栅极元件，其中所述栅极元件与所述第二型掺杂物的柱形区的纵轴排成一列。
10.根据权利要求9的半导体器件，还包括将所述栅极元件与所述第二型掺杂物的柱形区隔离开的氧化物层。
11.根据权利要求9的半导体器件，还包括源极金属的层，其与所述第二型掺杂物的柱形区电短路。
12.根据权利要求11的半导体器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
13.根据权利要求12的半导体器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
14.根据权利要求12的半导体器件，其中所述沟槽与所述第一型掺杂物的柱形第一区的纵轴排成一列。
15.一种具有第一型掺杂物的沟道的半导体器件，包括：
所述第一型掺杂物的衬底；
耦接到所述衬底的超结型结构，所述超结型结构包括布置在所述第一型掺杂物的第一区与所述第一型掺杂物的第二区之间的第二型掺杂物的区，其中所述第二型掺杂物的区以及所述第一型掺杂物的第一区和第二区中的每一个的第一尺寸都大于第二尺寸，所述第一尺寸是在第一方向上测量得到的，所述第二尺寸是在垂直于所述第一方向的第二方向上测量得到的；
包括栅极元件的场效应晶体管，其中所述第二型掺杂物的区在所述第一方向上位于所述栅极元件与所述衬底之间；以及
源极金属的层，其与所述第二型掺杂物的区在垂直于所述第一方向和所述第二方向的第三方向上电短路。
16.根据权利要求15的半导体器件，其中所述第二型掺杂物的区与所述第一型掺杂物的第一区通过第一隔离层隔离开，并与所述第一型掺杂物的第二区通过第二隔离层隔离开。
17.根据权利要求15的半导体器件，还包括氧化物层，其将所述栅极元件与所述第二型掺杂物的区隔离开。
18.根据权利要求15的半导体器件，还包括形成在所述栅极元件与相邻的栅极元件之间的沟槽，其中所述源极金属填充所述沟槽。
19.根据权利要求18的半导体器件，还包括布置在所述栅极元件与所述沟槽之间的所述第二型掺杂物的体区和所述第一型掺杂物的源极区。
20.根据权利要求18的半导体器件，其中所述第一型掺杂物的第一区在所述第一方向上位于所述沟槽与所述衬底之间。
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