DE102017207847A1 - Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten - Google Patents

Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten Download PDF

Info

Publication number
DE102017207847A1
DE102017207847A1 DE102017207847.2A DE102017207847A DE102017207847A1 DE 102017207847 A1 DE102017207847 A1 DE 102017207847A1 DE 102017207847 A DE102017207847 A DE 102017207847A DE 102017207847 A1 DE102017207847 A1 DE 102017207847A1
Authority
DE
Germany
Prior art keywords
trenches
semiconductor material
power transistor
vertical power
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017207847.2A
Other languages
English (en)
Inventor
Alberto Martinez-Limia
Holger Bartolf
Alfred Goerlach
Wolfgang Feiler
Stephan SCHWAIGER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102017207847.2A priority Critical patent/DE102017207847A1/de
Priority to PCT/EP2018/053278 priority patent/WO2018206163A1/de
Priority to EP18708340.7A priority patent/EP3646386A1/de
Priority to TW107115785A priority patent/TW201901811A/zh
Publication of DE102017207847A1 publication Critical patent/DE102017207847A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Vertikaler Leistungstransistor (200, 300) mit mindestens einer Epitaxieschicht (203, 303), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von ersten Gräben (207, 307) und zweiten Gräben (220, 320), wobei die ersten Gräben (207, 307) und die zweiten Gräben (220, 320) alternierend angeordnet sind und sich ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der Epitaxieschicht (203, 303) erstrecken, dadurch gekennzeichnet, dass die zweiten Gräben (220, 320) mit einem zweiten Halbleitermaterial (218, 318) verfüllt sind, das mit zweiten Ladungsträgern dotiert ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind und zwischen einer Grabenoberfläche der zweiten Gräben (220, 320) und der Epitaxieschicht (203, 303) eine erste Wannenschicht (219, 319) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, und die Grabenoberfläche der zweiten Gräben den Grabenboden des jeweiligen Grabens (207, 307) und Seitenwände des jeweiligen Grabens (207, 307) umfasst.

Description

  • Stand der Technik
  • Die Erfindung betrifft einen vertikalen Leistungstransistor mit einer Grabenstruktur, wobei sich Diodenübergänge und Hetero-Junction-Übergänge zwischen den Gräben und mindestens einer Epitaxieschicht ausbilden.
  • Bei vertikalen Leistungstransistoren ist die Abschirmung des Gateoxids vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain und Source sowohl im Sperrbetrieb als auch im Kurzschlussfall problematisch. Des Weiteren ist die Begrenzung des Kurzschlussstroms schwierig.
  • Aus dem Stand der Technik sind verschiedene Möglichkeiten bekannt, die Abschirmung des Gateoxids vorzunehmen. Eine Möglichkeit besteht darin in einer Epitaxieschicht unterhalb der Grabenstruktur des Leistungstransistors p-dotierte Gebiete einzufügen bzw. zu vergraben. Diese p-dotierten Gebiete werden elektrisch an das Sourcegebiet des Leistungstransistors angeschlossen. Durch ihre Position unterhalb des MOS-Kopfs schirmen sie hohe Feldstärken vom MOS-Kopf ab und tragen maßgeblich zur Begrenzung des Kurzschlussstroms bei.
  • Der Nachteil ist hierbei, dass ein zusätzlicher Epitaxieschritt zur Erzeugung der vergrabenen p-Gebiete erforderlich ist. Dies ist mit hohen Kosten und weiteren Prozessrisiken verbunden.
  • Eine andere Möglichkeit besteht darin tief reichende p+ Gebiete durch Implantation seitlich des MOS-Kopfs zu erzeugen. Die Implantation dieser Gebiete ist dabei tiefer als die Implantation des MOS-Kopfs, so dass der MOS-Kopf vor hohen Feldstärken abgeschirmt wird.
  • Nachteilig ist hierbei, dass für die tiefen Implantationen hohe Energie aufgewendet werden muss, sodass hohe Kosten verursacht werden.
  • Die Aufgabe der Erfindung ist es die Leistungsfähigkeit eines vertikalen Leistungstransistors zu verbessern.
  • Offenbarung der Erfindung
  • Der vertikale Leistungstransistor weist mindestens eine Epitaxieschicht auf, die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist und eine Mehrzahl von ersten Gräben und zweiten Gräben. Die ersten Gräben und die zweiten Gräben sind alternierend angeordnet und erstrecken sich ausgehend von einer Oberfläche der Epitaxieschicht ins Innere der Epitaxieschicht. Mit anderen Worten die Grabenböden der ersten Gräben und der zweiten Gräben sind in der Epitaxieschicht angeordnet bzw. von der Epitaxieschicht umschlossen. Erfindungsgemäß sind die zweiten Gräben mindestens teilweise mit einem zweiten Halbleitermaterial verfüllt, das mit zweiten Ladungsträgern dotiert ist. Die ersten Ladungsträger und die zweiten Ladungsträger sind dabei verschieden. Zwischen einer Grabenoberfläche der zweiten Gräben und der Epitaxieschicht ist eine erste Wannenschicht angeordnet, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist. Die Grabenoberfläche der zweiten Gräben umfasst den Grabenboden des jeweiligen zweiten Grabens und Seitenwände des jeweiligen zweiten Grabens.
  • Der Vorteil ist hierbei, dass sich der p/n-Übergang zwischen dem fünften Halbleitermaterial und dem ersten Halbleitermaterial befindet, sodass der Transistor höheren Feldstärken ausgesetzt werden kann. Dadurch lassen sich höhere Sperrspannungen am Transistor anlegen bzw. bei gleicher Sperrspannung eine bessere Leitfähigkeit erzielen, da sich der p/n Übergang im monokristallienen SiC, zwischen der Epitaxieschicht und der dotierten SiC-Wanne befindet.
  • In einer Weiterbildung sind das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden. Das erste Halbleitermaterial weist insbesondere eine größere Bandlücke auf als das zweite Halbleitermaterial.
  • Vorteilhaft ist hierbei, dass das zweite Halbleitermaterial als Anschluss verwendet werden kann und ein p/n Übergang zwischen dem ersten Halbleitermaterial und dem dritten Halbleitermaterial erzeugt wird, sodass der p/n-Übergang in den Halbleitermaterialien mit der größeren Bandlücke erzeugt wird.
  • In einer weiteren Ausgestaltung weisen die ersten Gräben eine geringere Tiefe auf als die zweiten Gräben.
  • Der Vorteil ist hierbei, dass die MOS-Köpfe besser vor hohen Feldstärken geschützt werden.
  • In einer Weiterbildung weisen die ersten Gräben jeweils einen Bereich auf, der sich vom Grabenboden bis zu einer bestimmten Höhe erstreckt. Der Bereich ist mindestens teilweise mit einem vierten Halbleitermaterial verfüllt, das mit zweiten Ladungsträgern dotiert ist. Der Bereich ist elektrisch mit einem Sourcegebiet verbunden.
  • Vorteilhaft ist hierbei, dass die Bereiche eine Abschirmwirkung erzeugen. Der Rückwärtsbetrieb kann vorteilhafterweise über die zweiten Gräben erfolgen, da sie in jeder Zelle direkt an Source angeschlossen werden können. Unter dem Begriff Rückwärtsbetrieb wird der Betriebsmodus des Transistors als Freilaufdiode verstanden, d. h. der Stromfluss des Transistors ist umgekehrt zur normalen Stromflussrichtung. Mit anderen Worten die Rückwärtsleitfähigkeit wird erhöht.
  • In einer Weiterbildung ist zwischen einer Grabenoberfläche des Bereichs und der Epitaxieschicht eine zweite Wannenschicht angeordnet, die ein fünftes Halbleitermaterial umfasst, das mit zweiten Ladungsträgern dotiert ist. Die Grabenoberfläche des Bereichs umfasst den Grabenboden des jeweiligen ersten Grabens und Seitenwände des jeweiligen ersten Grabens. Mit anderen Worten die zweite Wannenschicht formt eine Art Wanne zwischen der Grabenoberfläche und der Epitaxieschicht.
  • In einer weiteren Ausgestaltung umfasst die bestimmte Höhe zehn bis neunzig Prozent einer Tiefe des jeweiligen ersten Grabens.
  • In einer Weiterbildung sind die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend.
  • Vorteilhaft ist hierbei, dass der vertikale Leistungstransistor durch eine höhere Beweglichkeit der Elektronen geringere Leitverluste aufweist.
  • In einer weiteren Ausgestaltung umfasst das erste Halbleitermaterial SiC und das zweite Halbleitermaterial polykristallines Silizium.
  • In einer Weiterbildung umfasst das dritte Halbleitermaterial SiC.
  • In einer weiteren Ausgestaltung ist die Epitaxieschicht auf einem Halbleitersubstrat angeordnet, das SiC umfasst.
  • In einer Weiterbildung ist der vertikale Leistungstransistor ein MOSFET.
  • Der Vorteil ist hierbei, dass geringe Leitverluste bei gleichbleibender Sperrfestigkeit beispielsweise im Vergleich zum bipolaren IGBT auftreten.
  • Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen.
  • Figurenliste
  • Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:
    • 1 einen vertikalen Leistungstransistor aus dem Stand der Technik,
    • 2 ein Beispiel eines vertikalen Leistungstransistors und
    • 3 ein weiteres Beispiel des vertikalen Leistungstransistors.
  • 1 zeigt einen vertikalen Leistungstransistor 100 aus dem Stand der Technik. Der vertikale Leistungstransistor 100 umfasst ein Halbleitersubstrat 101 auf dessen Vorderseite eine Epitaxieschicht 103 angeordnet ist. Die Epitaxieschicht 103 umfasst ein erstes Halbleitermaterial, das mit ersten Ladungsträgern dotiert ist, beispielsweise n-dotiertes SiC. Im oberen Bereich der Epitaxieschicht 103 sind p-dotierte Ionen implantiert, beispielsweise aus Al. Dadurch bildet sich im oberen Bereich der Epitaxieschicht 103 eine Kanalschicht 104 aus, die als Kanalgebiet fungiert. Auf der Kanalschicht 104 ist eine weitere Halbleiterschicht angeordnet, die die n+ dotierten Sourcegebiete 105 umfasst. Der vertikale Leistungstransistor 100 weist eine Grabenstruktur auf, d. h. eine Mehrzahl bzw. Vielzahl von Gräben. In jedem Graben 107 ist ein Gatedielektrikum 110 und eine Gateelektrode 111 angeordnet. Auf jedem Graben 107, d. h. oberhalb der Grabenstruktur ist eine strukturierte Isolationsschicht 112 angeordnet, die die Gatelektrode 111 vom Sourcegebiet 105 elektrisch isoliert. Seitlich zwischen den Gräben 107 sind tiefreichende p+ Gebiete 106 angeordnet. Mit anderen Worten die tiefreichenden p+ Gebiete 106 sind seitlich des MOS-Kopfs strukturiert angeordnet. Die p+ Gebiete 106 weisen eine größere Tiefe auf als die Gräben 107, d. h. sie sind tiefer gehalten als der MOS-Kopf und schirmen den MOS-Kopf vor hohen Feldstärken ab. Auf der strukturierten Isolationsschicht 112 ist eine Metallschicht 113 angeordnet. Auf der Rückseite des Halbleitersubstrats 101 ist eine Drainmetallisierung 114 angeordnet.
  • 2 zeigt ein Beispiel eines vertikalen Leistungstransistors 200. Der vertikale Leistungstransistor 200 umfasst ein Halbleitersubstrat 201 auf dessen Vorderseite eine Epitaxieschicht 203 angeordnet ist. Die Epitaxieschicht 203 umfasst ein erstes Halbleitermaterial, das mit ersten Ladungsträgern dotiert ist, beispielsweise n-dotiertes SiC. Im oberen Bereich der Epitaxieschicht 203 sind p-dotierte Ionen implantiert, beispielsweise aus Al. Dadurch bildet sich im oberen Bereich der Epitaxieschicht 203 eine Kanalschicht 204 aus, die als Kanalgebiet fungiert. Alternativ kann auf der Epitaxieschicht 203 eine p-dotierte Epitaxieschicht angeordnet sein, die das Kanalgebiet formt. Auf der Kanalschicht 204 ist eine weitere Halbleiterschicht angeordnet, die die n+ dotierten Sourcegebiete 205 umfasst. Der vertikale Leistungstransistor 200 weist eine Grabenstruktur auf. Die Grabenstruktur umfasst erste Gräben 207 und zweite Gräben 220. Die ersten Gräben 207 und die zweiten Gräben 220 sind in der Grabenstruktur alternierend bzw. abwechselnd angeordnet. Mit anderen Worten neben jedem ersten Graben 207 ist seitlich beabstandet ein zweiter Graben 220 angeordnet. Unter den Begriffen erster Graben 207 und zweiter Graben 220 werden hier nicht die Anzahl der Gräben verstanden, sondern die Tatsache, dass die Grabenstruktur zwei verschiedene Arten von Gräben umfasst. Die zweiten Gräben 220 weisen eine größere Tiefe auf als die ersten Gräben 207. In jedem ersten Graben 207 ist ein Gatedielektrikum 210 und eine Gateelektrode 211 angeordnet. Auf jedem ersten Graben 207 ist eine strukturierte Isolationsschicht 212 angeordnet, die die Gatelektrode 211 vom Sourcegebiet 205 elektrisch isoliert. Die zweiten Gräben 220 sind mit einem zweiten Halbleitermaterial verfüllt, wobei das zweite Halbleitermaterial mit zweiten Ladungsträgern dotiert ist. Zwischen den Grabenoberflächen, d. h. unterhalb und seitlich der Gräben, und der Epitaxieschicht 203 ist eine erste Wannenschicht 219 angeordnet, die ein mit zweiten Ladungsträgern dotiertes drittes Halbleitermaterial umfasst. Mit anderen Worten die erste Wannenschicht 219 bildet bzw. formt eine Wanne um die Verfüllung der zweiten Gräben. Auf der Kanalschicht 204 ist eine Metallschicht 213 angeordnet. Auf der Rückseite des Halbleitersubstrats 201 ist eine Drainmetallisierung 214 angeordnet.
  • Die Tiefe der ersten Gräben 207 und die Tiefe der zweiten Gräben 220 beträgt 0,5 µm bis 10 µm, wobei die Tiefe der ersten Gräben 207 geringer ist als die Tiefe der zweiten Gräben 220. Die Abstände zwischen den ersten Gräben 207 und den zweiten Gräben 220 sind im Wesentlichen gleich groß und liegen im Bereich zwischen 0,1 µm und 10 µm, wobei die Untergrenze prozessbedingt ist und die Obergrenze durch eine ansonsten mangelhafte Abschirmung des MOS-Komplexes bedingt ist. Das Gebiet seitlich zwischen den ersten Gräben 207 und den zweiten Gräben 220, d. h. das horizontale Gebiet zwischen den ersten Gräben 207 und den zweiten Gräben 220, d. h. einem Teil der Epitaxieschicht 203, kann eine vom restlichen Teil der Epitaxieschicht 203 abweichende Dotierung aufweisen.
  • Alternativ kann die Tiefe der ersten Gräben 207 größer sein als die Tiefe der zweiten Gräben 220.
  • Optional kann zwischen der mindestens einen Epitaxieschicht 203 und dem MOS-Kopf bzw. MOS-Komplex eine weitere Epitaxieschicht angeordnet sein.
  • Das erste Halbleitermaterial und das zweite Halbleitermaterial sind verschieden.
  • In einem Ausführungsbeispiel weisen das Halbleitersubstrat 201 und die Epitaxieschicht 203 SiC auf. Das zweite Halbleitermaterial umfasst polykristallines Silizium, im Weiteren auch Poly-Silizium oder Poly-Si genannt. Das dritte Halbleitermaterial umfasst hoch p-dotiertes SiC. Das Gatedielektrikum 210 umfasst SiO2 und die Gateelektrode 211 Poly-Silizium.
  • In einem weiteren Ausführungsbeispiel weisen das Halbleitersubstrat 201 und die Epitaxieschicht 203 GaN auf.
  • 3 zeigt ein weiteres Beispiel des vertikalen Leistungstransistors 300. Der vertikale Leistungstransistor 300 umfasst den Aufbau des vertikalen Leistungstransistors 200, wobei identische hintere Stellen der Bezugszeichen den gleichen Komponenten wie in 2 entsprechen. Zusätzlich weisen die ersten Gräben 307 jeweils einen Bereich 308 auf, der sich vom Grabenboden bis zu einer bestimmten Höhe der ersten Gräben 307 erstreckt. Diese Bereiche 308 sind mindestens teilweise oder vollständig mit einem vierten Halbleitermaterial 309 verfüllt. Das vierte Halbleitermaterial 309 ist mit mindestens einem Sourcegebiet 305 elektrisch leitend verbunden. Oberhalb der Bereiche 308 sind jeweils das Gatedielektrikum 310 und die Gateelektrode 311 angeordnet. Zwischen der Grabenoberfläche der Bereiche 308 und der Epitaxieschicht 303 ist jeweils eine zweite Wannenschicht 315 angeordnet. Die zweite Wannenschicht 315 umfasst ein fünftes Halbleitermaterial, das mit zweiten Ladungsträgern dotiert ist. Das vierte Halbleitermaterial ist insbesondere in-situ p-dotiertes polykristallines Silizium. Das fünfte Halbleitermaterial umfasst beispielsweise SiC. Die effektive Dotierstoffdosis beträgt meist mehr als 1E13 cm^-3. Durch die hohe effektive Dotierstoffdosis wird die Abschirmung des MOS-Kopfs verbessert. Die Dicke der Schicht 315 liegt im Bereich zwischen 0,01 µm und 4 µm.
  • Das dritte Halbleitermaterial und das fünfte Halbleitermaterial können gleich ausgestaltet sein, wodurch ein Prozessschritt eingespart werden kann.
  • Die vertikalen Leistungstransistoren 200 und 300 sind vorzugsweise MOSFETs. Sie können jedoch auch als HEMT ausgestaltet bzw. realisiert sein. Die vertikalen Leistungstransistoren 200 und 300 sind beispielsweise in Fahrzeuginvertern, Photovoltaikinvertern, Zugantrieben oder Hochspannungsgleichrichtern einsetzbar.

Claims (11)

  1. Vertikaler Leistungstransistor (200, 300) mit mindestens einer Epitaxieschicht (203, 303), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von ersten Gräben (207, 307) und zweiten Gräben (220, 320), wobei die ersten Gräben (207, 307) und die zweiten Gräben (220, 320) alternierend angeordnet sind und sich ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der Epitaxieschicht (203, 303) erstrecken, dadurch gekennzeichnet, dass die zweiten Gräben (220, 320) mit einem zweiten Halbleitermaterial (218, 318) verfüllt sind, das mit zweiten Ladungsträgern dotiert ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind und zwischen einer Grabenoberfläche der zweiten Gräben (220, 320) und der Epitaxieschicht (203, 303) eine erste Wannenschicht (219, 319) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, und die Grabenoberfläche der zweiten Gräben den Grabenboden des jeweiligen Grabens (207, 307) und Seitenwände des jeweiligen Grabens (207, 307) umfasst.
  2. Vertikaler Leistungstransistor (200, 300) nach Anspruch 1, dadurch gekennzeichnet, dass das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden sind, wobei insbesondere das erste Halbleitermaterial eine größere Bandlücke aufweist als das zweite Halbleitermaterial (218, 318).
  3. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten Gräben (207, 307) eine geringere Tiefe aufweisen als die zweiten Gräben (220, 320).
  4. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten Gräben (207, 307) jeweils einen Bereich (208, 308) aufweisen, der sich vom Grabenboden bis zu einer bestimmten Höhe erstreckt, wobei der Bereich (208, 308) mindestens teilweise mit einem vierten Halbleitermaterial (209, 309) verfüllt, das mit zweiten Ladungsträgern dotiert ist und der Bereich (208, 308) elektrisch mit einem Sourcegebiet (215, 315) verbunden ist.
  5. Vertikaler Leistungstransistor (200, 300) nach Anspruch 4, dadurch gekennzeichnet, dass zwischen einer Grabenoberfläche des Bereichs (208, 308) und der Epitaxieschicht (203, 303) eine zweite Wannenschicht (215, 315) angeordnet ist, die ein fünftes Halbleitermaterial umfasst, das mit zweiten Ladungsträgern dotiert ist, und die Grabenoberfläche des Bereichs (208, 308) den Grabenboden des jeweiligen ersten Grabens (207, 307) und Seitenwände des jeweiligen ersten Grabens (207, 307) umfasst.
  6. Vertikaler Leistungstransistor (200, 300) nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass die bestimmte Höhe zehn bis neunzig Prozent einer Tiefe des jeweiligen ersten Grabens (207, 307) umfasst.
  7. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend sind.
  8. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Halbleitermaterial SiC und das zweite Halbleitermaterial (218, 319) Poly-Si umfasst.
  9. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das dritte Halbleitermaterial SiC umfasst.
  10. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Epitaxieschicht (203, 303) auf einem Halbleitersubstrat (201, 301) angeordnet ist, das SiC umfasst.
  11. Vertikaler Leistungstransistor (200, 300) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der vertikale Leistungstransistor (200, 300) ein MOSFET ist.
DE102017207847.2A 2017-05-10 2017-05-10 Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten Pending DE102017207847A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102017207847.2A DE102017207847A1 (de) 2017-05-10 2017-05-10 Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten
PCT/EP2018/053278 WO2018206163A1 (de) 2017-05-10 2018-02-09 Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten
EP18708340.7A EP3646386A1 (de) 2017-05-10 2018-02-09 Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten
TW107115785A TW201901811A (zh) 2017-05-10 2018-05-09 具有改善的傳導性和高反向偏壓效能的垂直功率電晶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017207847.2A DE102017207847A1 (de) 2017-05-10 2017-05-10 Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten

Publications (1)

Publication Number Publication Date
DE102017207847A1 true DE102017207847A1 (de) 2018-11-15

Family

ID=61557228

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017207847.2A Pending DE102017207847A1 (de) 2017-05-10 2017-05-10 Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Sperrverhalten

Country Status (4)

Country Link
EP (1) EP3646386A1 (de)
DE (1) DE102017207847A1 (de)
TW (1) TW201901811A (de)
WO (1) WO2018206163A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117673082A (zh) * 2022-08-23 2024-03-08 艾科微电子(深圳)有限公司 半导体装置及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134910A (ja) * 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US20130307058A1 (en) * 2012-05-18 2013-11-21 Infineon Technologies Austria Ag Semiconductor Devices Including Superjunction Structure and Method of Manufacturing
DE102015221054A1 (de) * 2015-10-28 2017-05-04 Robert Bosch Gmbh Leistungs-MOSFET und Verfahren zur Herstellung eines Leistungs-MOSFETs

Also Published As

Publication number Publication date
TW201901811A (zh) 2019-01-01
EP3646386A1 (de) 2020-05-06
WO2018206163A1 (de) 2018-11-15

Similar Documents

Publication Publication Date Title
DE102011075601B4 (de) Halbleiterbauelement mit einem graben-randabschluss
DE102015121566B4 (de) Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE102007020657B4 (de) Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102014110681B4 (de) Rückwärts leitender igbt und herstellungsverfahren dafür
DE102006046853B4 (de) Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
DE112009005299B4 (de) Halbleitervorrichtung
DE112015004374T5 (de) Halbleitervorrichtung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112006003714T5 (de) Ladungsgleichgewichts-Isolierschicht-Bipolartransistor
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE102015121100B4 (de) Halbleiterbauelement mit grabenrandabschluss
DE102014105353B4 (de) Halbleiterbauelement mit kompensationsgebieten
DE102019111308A1 (de) Siliziumcarbid halbleiterbauelement
DE102013113540B4 (de) Transistorzellenanordnung mit halbleiterdiode
DE102015118550B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102015109538B3 (de) Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
DE102013201565A1 (de) Halbleiterbauelement mit einer Randabschlussstruktur
DE112018002359T5 (de) Halbleiterbauteil
DE19906384A1 (de) IGBT mit PN-Isolation
CH707901B1 (de) SIC-Vorrichtung mit hoher Sperrspannung, abgeschlossen durch einen Abflachungskantenabschluss.
DE102017117442B3 (de) Transistorbauelement mit Grabenrandabschluss
DE102019206148A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed