CN203250745U - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN203250745U CN203250745U CN201320118023.3U CN201320118023U CN203250745U CN 203250745 U CN203250745 U CN 203250745U CN 201320118023 U CN201320118023 U CN 201320118023U CN 203250745 U CN203250745 U CN 203250745U
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- drift layer
- tagma
- field plate
- insulation system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000009413 insulation Methods 0.000 claims description 35
- 210000000746 body region Anatomy 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 230000008859 change Effects 0.000 description 11
- 230000005684 electric field Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型提供一种半导体器件，包括：第一导电型的漂移层(4)；在所述漂移层(4)上的第二导电型的体区(7)；在所述体区(7)上的第一导电型的源区(8)；沟槽结构(9)，其贯穿所述源区(8)、体区(7)并且延伸到所述漂移层(4)中，所述沟槽结构包括绝缘结构(10)、场板(13)和/或栅电极(12)。所述绝缘结构(10)的至少一部分是厚度渐变的。
Description
技术领域
本实用新型涉及一种半导体器件，并且更特别地涉及一种沟槽半导体器件。
背景技术
定义高压功率MOSFET的性能的一个关键参数是Rds(on) x A。用于实现低Rds(on)的现有解决方法是所谓的场板MOSFET。这些器件是基于如图1中所示出的通用结构的。如图1中所示出的那样，低掺杂半导体层4’形成在高掺杂半导体基底2’的一面上。电介质层17’上的源极金属层11’接触体区7’、源区8’以及重掺杂体区5’。漏极金属层3’接触半导体基底2’的另一面。栅电极12’和场板13’被形成在沟槽中并且通过绝缘结构10’而被绝缘。
为了实现尽可能低的Rds(on) x A，最好尽可能地最小化相邻沟槽之间的台面区宽度以允许台面区的更高掺杂并且提高沟道密度。然而，必须实现到源极区和体区的接触对此构成限制。此接触需要最小的空间并且还将遭受或由于光刻步骤或由于在自调节接触情况下的层厚度的变化而导致的定位容差。因此，台面不能够像想要的那样缩小很多。
用于进一步改进器件的另一选项由沟槽的形状给出。为了最好的电荷补偿，沟槽具有理想上90°的侧壁角度，如图2中所示出的那样。然而，由于制造工艺的不可避免的变化，侧壁角度会在一定范围内变化。这意味着，侧壁角度可以变得甚至大于90°，沟槽底部比顶部宽。在这种情况下，在形成器件的场板的多晶硅中形成腔的风险很高。
此外，当观察电场的垂直形状时，可以找到显著的极小值(见图3)。然而，提高极小值的区中的电场将导致增加器件的阻断电压。换句话说，器件能够被制成比面积导通电阻相同而有更高的击穿电压，或者对期望的击穿电压减小比面积导通电阻。
如上所述，如果台面宽度减小则有另一限制，因为接触的布置至少变得困难。为了克服这个问题，能够在上部台面区中使用瓶颈状结构。如图4中所示出的那样，绝缘结构10’的一部分在体区7’下面延伸。这样的结构提供了小台面区宽度和同时用于设置接触的大的区域。这个措施还允许通过使如前面提到的使晶体管台面变窄减小间距，从而降低MOSFET的总Rdson x A。在上部，结构需要是宽阔的以允许接触孔对准并且避免沟道区中体接触的外扩散。在没有对准和接触注入的横向外扩散需要被考虑的情况下，台面能够更窄。
进一步地降低Rdson x A是备受期待的。
应当理解的是，在IGBT的情形下，使用VCEsat (集电极-发射极饱和电压)，而不是RDS(on)。在IGBT中，没有体二极管传导，可是，只要由于载流子注入而使器件导通，就会生成存储电荷。结果，VCEsat必须相对开关损耗进行平衡。传导损耗对开关损耗/开关速度的优化与IGBT导通状态的垂直载流子分布相关。该分布的控制和优化，需要在有源栅之间保留有小的台面区，这会导致和MOSFET中同样的接触问题。在IGBT中，接触电阻的限制与上面描述的MOSFET非常类似，可是它会影响栅电极而不是通常不存在的场板（栅极的宽度也可以被最小化，这会导致同样的问题）。
实用新型内容
本实用新型的目的是解决上述问题中的一个或多个。
一方面，本实用新型提供了一种半导体器件，包括：
第一导电型的漂移层；
在所述漂移层上的第二导电型的体区；
在所述体区上的第一导电型的源区；
沟槽结构，其贯穿所述源区、体区并且延伸到所述漂移层中，所述沟槽结构包括绝缘结构、场板和/或栅电极，
其中，绝缘结构的至少一部分是厚度渐变的。
优选地，所述绝缘结构的所述部分下部比上部宽度宽。
优选地，所述绝缘结构的所述部分与场板的侧壁相邻。
优选地，所述绝缘结构的所述部分与栅电极的侧壁相邻。
优选地，所述沟槽结构下部比上部宽度宽。
优选地，所述栅电极被设置在所述场板上方并且经由所述绝缘结构与所述场板绝缘。
优选地，所述绝缘结构使所述场板和所述栅电极与所述漂移层、体区以及源区绝缘。
优选地，所述场板被连接到源极端子。
优选地，所述场板被连接至栅极端子。
优选地，所述漂移层的掺杂密度从沟槽底部向所述漂移层与所述体区之间的pn结增加。
优选地，所述体区和/或源区具有大于相邻沟槽结构之间的所述漂移层的一部分的宽度。
优选地，所述体区和/或源区的宽度比所述漂移层的所述部分大所述场氧化物的平均宽度的至少75%。
优选地，所述体区和/或源区的宽度比所述漂移层的所述部分大不超过100%所述场氧化物的平均宽度。
优选地，所述漂移层中的所述沟槽结构的一部分具有比所述漂移层的所述部分的宽度更宽的宽度。
优选地，所述漂移层的掺杂浓度的垂直最小值在场板底部和沟槽底部之间。
优选地，所述半导体器件进一步包括所述体区中的第二导电型的重掺杂区。
Rds(on) x A由接触电阻、沟道电阻、台面、所述台面以下的外延、基底、金属层以及封装的电阻组成。本发明提出了用于改进Rds(on) x A的方法，其集中于台面电阻和台面区以下的外延层的电阻的减少同时保持器件的良好耐久性（ruggedness）。
附图说明
图1是常规场板MOSFET的截面图。
图2是具有90°的侧壁角度的常规场板MOSFET的截面图。
图3图示了具有90°的侧壁角度的常规场板MOSFET的电场的垂直形状。
图4是具有窄台面区和瓶颈状结构的常规场板MOSFET的截面图。
图5是根据本实用新型的实施例的使用厚度渐变场氧化物的场板MOSFET的截面图。
图6图示了直的和厚度渐变的场氧化物的电场形状的比较。
图7图示了根据本实用新型的实施例使用厚度渐变场氧化物的结构的优化的掺杂分布。
图8是根据本实用新型的实施例使用瓶颈状结构和厚度渐变场氧化物的场板MOSFET的截面图。
图9是根据本实用新型的实施例使用厚度渐变场氧化物的IGBT器件的截面图。
具体实施方式
在以下的具体实施方式中，对形成于此一部分的附图进行参考，并且在附图中通过图示的方式示出了可以实现本实用新型的特定实施例。应当理解的是，可以利用其它实施例，并且在不背离本实用新型的范围的情况下，可以进行结构上或逻辑上的改变。例如，针对一个实施例所图示或描述的特征能够被用在其它实施例上或者与其它实施例结合以产生又进一步的实施例。意图是，本实用新型包括这样的修改和变化。示例被使用特定的语言描述，所述示例不应该被解释为限制随附权利要求的范围。图未被按比例绘制并且是仅用于说明性目的的。为了清楚，如果未另行陈述，则在不同的图中对应的元件由相同的附图标记标明。
通过紧跟掺杂类型“n”或“p”之后标出“-”或“+”来表示相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同的或不同的绝对掺杂浓度。
图5是根据本实用新型的实施例的MOSFET器件的截面图。
该器件包括半导体基底2。半导体基底可以是晶片，例如单晶硅晶片。半导体基底2可以例如用砷重n++掺杂。
在半导体基底2的一面上，低掺杂层4(即漂移层)被提供。漂移层4可以例如用磷或砷被弱n掺杂。在重n++掺杂半导体基底2的另一面上，形成了第一金属层3（漏极互连层）。
例如用硼掺杂的体区7形成在漂移层4上。例如用磷或砷重n+掺杂的源区8形成在体区7上。
重p+掺杂的体区5在接触开口下方形成在体区7中。接触开口通过蚀刻工艺形成，并且接触开口的底面在源区8下方。
根据所示的实施例，沟槽结构9贯穿体区7、源区8延伸到漂移层4中。沟槽结构9可以包括至少一个栅电极12、场板13以及绝缘结构10。栅电极12和场板13例如由高掺杂的多晶硅形成。栅电极12可以电耦合到半导体器件的栅极端子。栅电极12形成在场板13上并且与场板13绝缘。优选地，场板13可以电耦合到第二金属层11。
可选地，栅电极的部分被夹在沟槽的侧壁与场板之间。
第二金属层11（源极互连层）经由接触开口与体区7、源区8以及重p+掺杂区5接触，并且在电介质层17上延伸。
绝缘结构10使场板13和栅电极12彼此绝缘，并且使场板13和栅电极12与体区7、源区8以及漂移层4绝缘。沟槽的侧壁与栅电极12之间的一部分绝缘结构10构成栅极电介质。绝缘结构10例如可以由氧化硅、硅酸盐玻璃、氮化硅、氮氧化硅或其任何组合构成，氧化硅例如可以用TEOS(四乙氧基硅烷) 作为前驱材料热生长或者沉积形成。优选地，绝缘结构10由氧化物构成，如热生长的氧化物。
沟槽整个侧壁上的绝缘结构10可以是厚度渐变的（tapered）。可替换地，仅部分沟槽侧壁上的绝缘结构10是厚度渐变的。优选的，侧壁与场板13之间的部分绝缘结构10是厚度渐变的。
与该绝缘结构10相对应，场板13可以是宽度渐变的。
根据本实用新型，厚度渐变场氧化层被采用来使电场的形状均匀。在图6中给出了针对具有恒定氧化物厚度的结构和具有厚度渐变氧化物的结构的垂直电场的形状的比较，图6清楚地指示了使用厚度渐变氧化物的效果。
由于电场的改进形状，Rdson x A能够被改进。为了最佳改进，掺杂密度应该被从沟槽底部向pn结逐步增加，因为氧化物的变薄允许更显著的补偿。也就是说，掺杂分布从沟槽的底部沿pn结的方向单调地增加。图7给出了掺杂分布改变的示例。两个结构都具有相同的阻断电压，但对于具有厚度渐变氧化物的器件来说，Rdson x A被提高了大约12%。或许进一步的改进能够由掺杂分布的具体优化来实现。
此外，厚度渐变氧化物还允许沟槽具有90°的侧壁角度。即使在侧壁厚度反向渐变情况下，不会有氧化物厚度渐变而导致的沟槽填充的问题。
为了实现甚至更低的Rdson x A，如图8中所示，瓶颈状结构能够与厚度渐变场氧化物结合。如图8中所示出的那样，绝缘结构10的一部分在体区7下面延伸。因为台面宽度的转变稍微地低于相反掺杂体区和漏区的界面，能够获得最佳性能。这个措施减小了晶体管单元的间距，并且将每面积的沟道的量提高了“原间距/新间距”（ “pitch_old/pitch_new” ）。总的沟道电阻被降低了并且因此总电阻也被降低了。如果有源区和所有其他几何形状保持相同，则减少能够用公式R原沟道×(1-新间距/原间距) （“R_channel_old*(1 - pitch_new/pitch_old)”）来计算。
在图8的实施例中，场氧化物仅在较深的部分变窄。也就是说，邻近场板13侧壁的绝缘结构10的下部厚度渐变。
本领域的技术人员应当理解，尽管本实用新型已经针对MOSFET进行了说明，本实用新型的原理还可以应用于其它半导体器件,例如IGBT。
例如，图9是根据本实用新型的实施例的IGBT器件的截面图。下面与图5的实施例相同之处不再详细描述，而将重点放在它们之间的区别上。
如图9所示，n-掺杂漂移层4设置在p掺杂半导体基底2（集电极）一侧上。宽度渐变的栅电极12和绝缘结构10设置在沟槽中。该沟槽例如可以延伸到漂移层4中。电介质层17（例如，氧化物或BPSG）设置在栅电极12上。发射极21接触源区8和可选的p掺杂体区7中的重p+掺杂体区5。
对于IGBT，可选地，不包括补偿区并且沟槽延伸到漂移层中。沟槽中还可以存在有场板（未示出），但是由于IGBT是双极器件，载流子从背面的发射极注入，通常很少使用场板。
类似于图8，IGBT的沟槽结构（包括栅电极12、绝缘结构10以及可选的场板）也可以包括瓶颈状结构，即沟槽结构的下部比上部宽。因此，相邻沟槽之间的台面比台面的下部具有更大的横向延伸。
尽管已经在本文中对具体实施例进行了说明和描述，但是本领域的普通技术人员将了解的是，在不背离本实用新型的范围的情况下，各种可选和/或等效的实施方式可以替换所示出并描述的具体实施例。本申请旨在涵盖在本文中所讨论的具体实施例的任何改变或变化。因此，意图是，本实用新型仅由权利要求及其等同物来限制。
Claims (16)
1.一种半导体器件，包括：
第一导电型的漂移层(4)；
在所述漂移层(4)上的第二导电型的体区(7)；
在所述体区(7)上的第一导电型的源区(8)；
沟槽结构(9)，其贯穿所述源区(8)、体区(7)并且延伸到所述漂移层(4)中，所述沟槽结构包括绝缘结构(10)以及场板(13)和/或栅电极(12)，
其中，绝缘结构(10)的至少一部分是厚度渐变的。
2.根据权利要求1所述的半导体器件，其中，所述绝缘结构(10)的所述部分下部比上部宽度宽。
3.根据权利要求1所述的半导体器件，其中，所述绝缘结构(10)的所述部分与场板(13)的侧壁相邻。
4.根据权利要求1所述的半导体器件，其中，所述绝缘结构(10)的所述部分与栅电极(12)的侧壁相邻。
5.根据权利要求1-4中任一项所述的半导体器件，其中，所述沟槽结构(9)下部比上部宽度宽。
6.根据权利要求1所述的半导体器件，其中，所述栅电极(12)被设置在所述场板(13)上并且经由所述绝缘结构(10)与所述场板(13) 绝缘。
7.根据权利要求6所述的半导体器件，其中，所述绝缘结构(10)使所述场板(13)和所述栅电极(12)与所述漂移层(4)、体区(7)以及源区(8) 绝缘。
8.根据权利要求1所述的半导体器件，进一步包括所述体区中的第二导电型的重掺杂区(5)。
9.根据权利要求1所述的半导体器件，其中，所述场板(13)被连接至源极端子。
10.根据权利要求1所述的半导体器件，其中，所述场板(13)被连接至栅极端子。
11.根据权利要求1所述的半导体器件，其中，所述漂移层(4)的掺杂密度从沟槽底部向所述漂移层(4)与所述体区(7)之间的pn结增加。
12.根据权利要求1所述的半导体器件，其中，所述体区(7)和/或源区(8)具有大于相邻沟槽结构之间的所述漂移层(4)的一部分的宽度。
13.根据权利要求12所述的半导体器件，其中，所述体区(7)和/或源区(8)的宽度比所述漂移层(4)的所述部分的宽度大绝缘结构的平均宽度的至少75%。
14.根据权利要求13所述的半导体器件，其中，所述体区(7)和/或源区(8)的宽度比所述漂移层(4)的所述部分的宽度大不超过100%绝缘结构的平均宽度。
15.根据权利要求1所述的半导体器件，其中，所述漂移层(4)中的所述沟槽结构(9)的一部分具有比所述漂移层(4)的所述部分的宽度更宽的宽度。
16.根据权利要求1所述的半导体器件，其中，所述漂移层的掺杂浓度的垂直最小值在场板底部和沟槽底部之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320118023.3U CN203250745U (zh) | 2013-03-15 | 2013-03-15 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320118023.3U CN203250745U (zh) | 2013-03-15 | 2013-03-15 | 半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203250745U true CN203250745U (zh) | 2013-10-23 |
Family
ID=49377167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201320118023.3U Expired - Fee Related CN203250745U (zh) | 2013-03-15 | 2013-03-15 | 半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203250745U (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810724A (zh) * | 2016-04-29 | 2016-07-27 | 深圳尚阳通科技有限公司 | 屏蔽栅功率器件及其制造方法 |
| CN104241383B (zh) * | 2014-09-17 | 2017-05-17 | 中航（重庆）微电子有限公司 | 功率半导体器件及制造工艺 |
| CN111509046A (zh) * | 2019-01-30 | 2020-08-07 | 硅尼克斯股份有限公司 | 具有非均匀沟槽氧化物的分裂栅半导体 |
| CN113410282A (zh) * | 2020-03-17 | 2021-09-17 | 株式会社东芝 | 半导体装置 |
-
2013
- 2013-03-15 CN CN201320118023.3U patent/CN203250745U/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104241383B (zh) * | 2014-09-17 | 2017-05-17 | 中航（重庆）微电子有限公司 | 功率半导体器件及制造工艺 |
| CN105810724A (zh) * | 2016-04-29 | 2016-07-27 | 深圳尚阳通科技有限公司 | 屏蔽栅功率器件及其制造方法 |
| CN111509046A (zh) * | 2019-01-30 | 2020-08-07 | 硅尼克斯股份有限公司 | 具有非均匀沟槽氧化物的分裂栅半导体 |
| CN113410282A (zh) * | 2020-03-17 | 2021-09-17 | 株式会社东芝 | 半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210126117A1 (en) | Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region | |
| CN101536164B (zh) | 具有凹陷场板的功率金属氧化物半导体场效应晶体管 | |
| EP1054451B1 (en) | MOS-gated power device and process for forming the same | |
| US8981469B2 (en) | Power semiconductor device | |
| CN100474616C (zh) | 具有增加的导通电阻的沟槽mosfet器件 | |
| CN100485961C (zh) | 具有增强的屏蔽结构的金属氧化物半导体器件 | |
| US8969953B2 (en) | Method of forming a self-aligned charge balanced power DMOS | |
| CN101308848B (zh) | 半导体器件 | |
| US8304305B2 (en) | Semiconductor component | |
| CN102376751A (zh) | 碳化硅沟槽半导体器件 | |
| CN102347220A (zh) | 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 | |
| CN103426912A (zh) | 包括超结结构的半导体器件和制作方法 | |
| CN103094324B (zh) | 沟槽型绝缘栅双极型晶体管及其制备方法 | |
| CN102163622A (zh) | 包含具有超级结的沟槽mosfet的半导体器件 | |
| CN103426929B (zh) | 半导体器件及其制造方法、集成电路以及超结半导体器件 | |
| CN203250745U (zh) | 半导体器件 | |
| CN105762182B (zh) | 具有高抗闩锁能力的igbt器件 | |
| CN115985942A (zh) | 沟槽栅igbt器件和制作方法 | |
| CN103295888A (zh) | 半导体装置及其制造方法 | |
| CN101589471B (zh) | 半导体器件及形成半导体器件的方法 | |
| CN218069857U (zh) | 具有倒t型埋层的深沟槽型功率器件 | |
| CN113690303A (zh) | 半导体器件及其制备方法 | |
| US20220123132A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| CN101989577B (zh) | 一种沟槽mosfet的制造方法 | |
| CN113690293B (zh) | Igbt器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131023 Termination date: 20200315 |