CN203250747U - 半导体器件 - Google Patents

Abstract

一种半导体器件，包括：第一导电类型的第一区；位于所述第一区之上的第二导电类型的第二区；位于所述第二区之上的第一导电类型的第三区；以及从所述第三区的上表面嵌入在所述第三区、所述第二区、所述第一区中的多个沟槽，所述多个沟槽彼此间隔开，并且每个沟槽的底表面位于所述第一区中。相邻沟槽之间的半导体台面的宽度<400nm，并且沟道形成在所述第一导电类型的第一区和所述第一导电类型的第三区之间，所述沟道的长度<300nm。在这种情况下，可以获得最小的栅极长度，即栅极长度<350nm。采用本实用新型的半导体器件结构，能够降低器件的总导通电阻和栅极等效电容，从而能够改善器件性能，尤其是开关特性。

Description

半导体器件

技术领域

本实用新型涉及半导体器件领域，具体地说，涉及具有超短沟道和非常窄的半导体台面的半导体器件。

背景技术

随着超大规模集成电路（VLSIC）的尺寸不断减小以及集成度越来越高，所需要的供电电源的电压也随之越来越低，而电流却不断增大。在功率半导体器件中，MOSFET（金属氧化物半导体场效应晶体管）因其具有优良的开关特性而广泛应用于电源、消费类电子产品、通信装置、汽车电子及工业控制等领域。

影响功率MOSFET的开关特性（尤其是开关速度）的关键因素主要是导通电阻（即通态电阻）和栅极等效电容（Cg）。一个理想的功率MOSFET要求从导通到截止或截止到导通的转换时的零延迟和零功耗，因此导通电阻和栅极等效电容Cg要尽可能的小，从而能够减少充放电时间和降低开关功率损耗。

为了降低功率MOSFET的导通电阻，已经提出了很多种结构，例如横向双扩散MOSFET（Lateral Double-Diffused MOSFET）、沟槽MOSFET、垂直双扩散MOSFET（Vertical Double-diffused MOSFET）等。与常规的功率MOSFET相比，沟槽MOSFET有助于将导通电阻值大大降低。通常，沟槽MOSFET的导通电阻由接触电极电阻、沟道电阻、台面电阻、台面下面的外延层的电阻、衬底电阻、金属层电阻以及封装电阻等构成。可以通过降低沟道电阻来降低导通电阻。当前功率MOSFET发展的一个重要趋势就是把单个单元的面积越做越小，单元的密度越做越高，其原因就是为了降低沟道电阻。垂直型沟槽MOSFET的电流在栅极下横向流过沟道，其电阻的大小和通过沟道时的截面有关，而这个截面随器件内的单元周界的增长而增大。当单元密度增大时，在一定面积内，围绕着所有单元的总周界长度也迅速扩大，从而使得沟道电阻得以下降。垂直型沟槽MOSFET结构的沟道是纵向的，所以其占有面积比横向沟道小，从而可以进一步增加单元密度，降低沟道电阻。为了尽可能地降低导通电阻，最好是将沟槽之间的台面区域尽可能地最小化以允许台面区域的较高掺杂并提高沟道密度。然而，由于必须要形成到源区和体区的接触并且该接触需要最小的空间等等因素，使得所述台面区域不能按照所希望的那样被缩小。

栅极等效电容Cg包括米勒电容Cgd、栅源间电容Cgs和漏源间电容Cds等，输入电容Ciss由Cgs和Cgd构成。垂直MOSFET常常用在频率较高的场合，而开关损耗在频率提高时越来越占主要位置。通过降低栅极等效电容Cg可以有效地降低开关损耗。为了降低栅极等效电容，可以增加氧化层的厚度，另外还可以减小栅极的面积。缩小单元面积以增加单元密度从单个单元来看似乎可以缩小栅极层的宽度，但从整体来讲，其总的栅极覆盖面积实际上是增加的。从这一点来看，增加单元密度和减小电容存在一定的矛盾。

因此，为了满足对更大电流的需求同时获得更好的开关特性，仍需要开发出具有降低的导通电阻和栅极等效电容的改进的功率MOSFET。

实用新型内容

本实用新型的目的在于提供至少一种方案来解决上述问题。

根据本实用新型的一个方面，提供一种半导体器件，该半导体器件包括：

第一导电类型的第一区；

位于所述第一区之上的第二导电类型的第二区；

位于所述第二区之上的第一导电类型的第三区；以及

从所述第三区的上表面嵌入在所述第三区、所述第二区、所述第一区中的多个沟槽，所述多个沟槽彼此间隔开，并且每个沟槽的底表面位于所述第一区中，

其特征在于，相邻沟槽之间的半导体台面的宽度<400 nm，并且沟道形成在所述第一导电类型的第一区和所述第一导电类型的第三区之间，所述沟道的长度<300 nm。

另外，该半导体器件还包括位于所述沟槽中的栅电极。优选地，该栅电极的长度<350 nm。

可选地，该半导体器件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

此外，该半导体器件还包括位于所述半导体台面上的用于第二区的接触的接触凹槽。在这种情况下，该半导体器件是NMOSFET，所述第一导电类型是n型并且所述第二导电类型是p型，该NMOSFET还包括位于所述第一区下面的第一导电类型的第四区，并且所述第一到第四区分别是：漂移区、体区、源区和漏区。

优选地，该半导体器件是IGBT（绝缘栅双极晶体管），该IGBT还包括位于所述第一区下面的第二导电类型的第四区，并且所述第一到第四区分别是：漂移区、基极区、发射极区和集电极区。

或者，该半导体器件是MOSFET，该MOSFET还包括位于所述第一区下面的第一导电类型的第四区，并且所述第一到第四区分别是：漂移区、体区、源区和漏区。

优选地，所述第三区的高度在50 nm和300 nm之间。

根据本实用新型，可以通过Ge共掺杂、冷注入（cryoimplant）或C共掺杂来形成非常浅的源区，例如，所述源区的高度在50 nm和300 nm之间。进一步地，由于半导体器件中的沟道长度通常被降低为<300 nm，并且半导体台面的宽度被缩小到<400 nm，因此可以获得最小的栅极长度，即栅极长度<350 nm，从而能够大大降低器件的栅极等效电容。随着栅极等效电容变得更小，能够实现器件的较高开关频率，尤其是在DCDC转换器拓补结构中。

此外，根据本实用新型，由于半导体台面的宽度被减小为<400 nm，因此可以有效地抑制漏极场渗透到沟道区中并由此防止在导通状态中在高漏极电压下的可能的源漏短路（即源漏穿通）。

另外，根据本实用新型，由于通过Ge共掺杂、冷注入或C共掺杂形成了非常浅的源区，因此有助于减少非常短的栅极长度的工艺变化。

采用本实用新型的半导体器件结构，能够降低器件的总导通电阻和栅极等效电容，从而能够改善器件性能，尤其是开关特性。

附图说明

本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中：

图1示意性地示出了根据本实用新型的一个实施例的半导体器件的截面图。

图2示意性地示出了沿图1中的线A-A’获取的截面图。

具体实施方式

现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。

在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。

除非以其它方式限定，本文所使用的所有术语（包括技术和科学术语）具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。

附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n“掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。

图1示意性地示出了根据本实用新型的半导体器件100的截面图。该半导体器件100包括n型漂移区130。n+掺杂的漏区140通过例如外延生长形成在n型漂移区130下面。p型体区120和n+掺杂的源区110依次形成在n型漂移区130之上。

多个沟槽170被设置在半导体器件100中，每一个沟槽贯穿源区110、体区120和漂移区130的一部分，并且该多个沟槽相互隔离开，以便在相邻沟槽之间形成半导体台面。沟槽170的顶部均与源区110的上表面齐平，并且沟槽170的底表面均位于漂移区130中。栅电极150和源电极160形成在每个沟槽170中，并且源电极160位于栅电极150和沟槽170的底部之间且与栅电极150是电绝缘的。在一个实施例中，栅电极150和源电极160均可以由多晶硅制成。在另一个实施例中，栅电极150可以由金属制成。

根据本实用新型的一个实施例，相邻沟槽之间的半导体台面的宽度w<400 nm。此外，沟道形成在p型体区120中，即在n+掺杂的源区110和n型漂移区130之间。优选地，沟道的长度 L1<300 nm。

根据本实用新型的一个实施例，栅电极150的长度 L2<350 nm。

根据本实用新型，该半导体器件100可以是MOSFET。可替换地，该半导体器件100可以是IGBT（绝缘栅双极晶体管），在这种情况下，n+掺杂的源区110、p型体区120、n型漂移区130和n+掺杂的漏区140分别对应于IGBT的n+掺杂的发射极区、p型基极区、n型漂移区和p+掺杂的集电极区。

根据本实用新型的一个实施例，该半导体器件100还包括位于所述半导体台面上、用于p型体区120的体接触180的接触凹槽。图2示出了沿图1中的线A-A’获取的截面图，其中示出了在该所示的维度中体接触280为条形形状。在这种情况下，该半导体器件100可以是NMOSFET。

上述半导体器件结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

根据本实用新型，可以通过Ge共掺杂、冷注入或C共掺杂来形成非常浅的源区，例如，所述源区的高度在50 nm和300 nm之间。进一步地，由于半导体器件中的沟道长度通常被降低为<300 nm，并且半导体台面的宽度被缩小到<400 nm，因此可以获得最小的栅极长度，即<350 nm，从而能够大大降低器件的栅极等效电容。随着栅极等效电容变得更小，能够实现器件的较高开关频率，尤其是在DCDC转换器拓补结构中。

此外，根据本实用新型，由于半导体台面的宽度被减小为<400 nm，因此可以有效地抑制漏极场渗透到沟道区中并由此防止在导通状态中在高漏极电压下的可能的源漏短路（即源漏穿通）。

另外，根据本实用新型，由于通过Ge共掺杂、冷注入或C共掺杂形成了非常浅的源区，因此有助于减少非常短的栅极长度的工艺变化。

尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。

Claims (9)

1. 一种半导体器件，包括：

第一导电类型的第一区；

位于所述第一区之上的第二导电类型的第二区；

位于所述第二区之上的第一导电类型的第三区；以及

从所述第三区的上表面嵌入在所述第三区、所述第二区、所述第一区中的多个沟槽，所述多个沟槽彼此间隔开，并且每个沟槽的底表面位于所述第一区中，

其特征在于，相邻沟槽之间的半导体台面的宽度<400 nm，并且沟道形成在所述第一导电类型的第一区和所述第一导电类型的第三区之间，所述沟道的长度<300 nm。

2. 根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述沟槽中的栅电极。

3. 根据权利要求2所述的半导体器件，其特征在于，所述栅电极的长度<350 nm。

4. 根据权利要求2或3所述的半导体器件，其特征在于，所述半导体器件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

5. 根据权利要求1-3中的任一项所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体台面上的用于第二区的接触的接触凹槽。

6. 根据权利要求5所述的半导体器件，其特征在于，所述半导体器件是NMOSFET，所述第一导电类型是n型并且所述第二导电类型是p型，所述NMOSFET还包括位于所述第一区下面的第一导电类型的第四区，并且所述第一到第四区分别是：漂移区、体区、源区和漏区。

7. 根据权利要求1-3中的任一项所述的半导体器件，其特征在于，所述半导体器件是IGBT，所述IGBT还包括所述第一区下面的第二导电类型的第四区，并且所述第一到第四区分别是：漂移区、基极区、发射极区和集电极区。

8. 根据权利要求1-3中的任一项所述的半导体器件，其特征在于，所述半导体器件是MOSFET，所述MOSFET还包括位于所述第一区下面的第一导电类型的第四区，并且所述第一到第四区分别是：漂移区、体区、源区和漏区。

9. 根据权利要求1-3中的任一项所述的半导体器件，其特征在于，所述第三区的高度在50 nm和300 nm之间。

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