JP7022148B2 - 縦型ｆｅｔ構造 - Google Patents

縦型ｆｅｔ構造 Download PDF

Info

Publication number
JP7022148B2
JP7022148B2 JP2019559011A JP2019559011A JP7022148B2 JP 7022148 B2 JP7022148 B2 JP 7022148B2 JP 2019559011 A JP2019559011 A JP 2019559011A JP 2019559011 A JP2019559011 A JP 2019559011A JP 7022148 B2 JP7022148 B2 JP 7022148B2
Authority
JP
Japan
Prior art keywords
gate
source
emitter
contact
elongated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019559011A
Other languages
English (en)
Other versions
JP2020505785A (ja
Inventor
リュー，セイ－ヒュン
シュプバック，マーセロ
バークリー，アダム
アレン，スコット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2020505785A publication Critical patent/JP2020505785A/ja
Application granted granted Critical
Publication of JP7022148B2 publication Critical patent/JP7022148B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Description

[0001]本発明は、縦型電界効果トランジスタ（ＦＥＴ）構造に関する。
[0002]炭化ケイ素（ＳＩＣ）系金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高電力用途において、ＭＯＳＦＥＴのケイ素（Ｓｉ）系対応物に勝る著しい利点を提供する。しかしながら、ＳｉＣ系ＭＯＳＦＥＴに勝る、Ｓｉ系ＭＯＳＦＥＴが有する１つの利点は、より大きな内部ゲート－ソース容量ＣＧＳである。より大きなＣＧＳを有することは、Ｓｉ系ＭＯＳＦＥＴを、ドレインバイアスにおいての過渡現象に起因して誤ってターンオンさせないことにつながる。したがって、ＳｉＣ系ＭＯＳＦＥＴに対する実効的なＣＧＳを増大するための、空間効率のよい、効果的な技法に対する必要性が存する。
[0003]縦型電界効果トランジスタ（ＦＥＴ）構造を開示する。縦型ＦＥＴは、上部表面、および、上部表面の反対の下部表面を有する炭化ケイ素基板と、炭化ケイ素基板の下部表面上のドレイン／コレクタコンタクトと、炭化ケイ素基板の上部表面上のエピタキシャル構造であって、そのエピタキシャル構造内に第１のソース／エミッタ注入物（ｉｍｐｌａｎｔ）を形成した、エピタキシャル構造とを含む。ゲート誘電体を、エピタキシャル構造の一部分上に設ける。第１の複数のソース／エミッタコンタクト片を、ゲート誘電体が第１の複数のソース／エミッタコンタクト片の下方にないように、互いから間をおいて、第１のソース／エミッタ注入物上に隔置する。第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトは、ゲート誘電体上にあり、第１のソース／エミッタ注入物が、第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトの下方にあり、第１の細長のゲートコンタクトと第２の細長のゲートコンタクトとの間にあるように布置される。第１の複数のゲート間プレート（ｉｎｔｅｒ－ｇａｔｅ ｐｌａｔｅ）が、第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトのうちの少なくとも１つから、第１の複数のソース／エミッタコンタクト片の間に形成される空間内へと延在する。追加的な内部容量が提供され、第１の複数のゲート間プレートの各々は、第１のソース／エミッタ注入物の一部分と重なり、ゲート間プレートは、ゲート誘電体により分離される。エピタキシャル構造を、炭化ケイ素、または、他の適切な材料システムから形成してもよい。
[0004]第１の複数のゲート間プレートの各々は、第１の複数のソース／エミッタコンタクト片の近接する対の間に形成される空間を通って、第１の細長のゲートコンタクトと第２の細長のゲートコンタクトとの間に十分に延在してもよい。さらに、第１の細長のゲートコンタクト、第２の細長のゲートコンタクト、および、第１の複数のゲート間プレートを、同じまたは異なる平面内に、同じ材料から形成してもよい。
[0005]１つの実施形態において、縦型ＦＥＴは、少なくとも、第１のトランジスタセルと、第２のトランジスタセルとを、第１の細長のゲートコンタクトが第１のトランジスタセルの一部を形成し、第２の細長のゲートコンタクトが第２のトランジスタセルの一部を形成するように含んでもよい。第１のソース／エミッタ注入物を、第１のトランジスタセルおよび第２のトランジスタセルにより共有してもよい。第１のトランジスタセルおよび第２のトランジスタセルは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）セル、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）セル、および同類のものであってもよい。
[0006]エピタキシャル構造は、中に第１のソース／エミッタ注入物が設けられる、第１のソース／エミッタウェルをさらに含んでもよい。ＭＯＳＦＥＴ構成については、基板およびソース／エミッタ注入物を、第１の極性を有する材料によってドープし、第１のソースウェルを、第１の極性の反対の極性である第２の極性を有するドーピング材料によってドープする。ＩＧＢＴ構成については、基板およびソース／エミッタウェルを、第１の極性を有する材料によってドープし、第１のソース／エミッタ注入物を、第１の極性の反対の極性である第２の極性を有するドーピング材料によってドープする。
[0007]縦型ＦＥＴは、ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とを有し、ゲート間プレートに起因して、ゲート－ドレイン容量に対するゲート－ソース／エミッタ容量の比は、１７０、２００、２５０、３００、３５０、またはそれ以上より大きい。また、縦型ＦＥＴは、ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とを備え、ゲート－ドレイン／コレクタ容量に対するゲート－ソース／エミッタ容量の比は、２００から７５０の間である。また、縦型ＦＥＴは、ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とを備え、ゲート－ドレイン／コレクタ容量に対するゲート－ソース／エミッタ容量の比は、３００から１，０００の間である。
[0008]ＭＯＳＦＥＴおよびＩＧＢＴデバイスの、ソース要素とエミッタ要素との、ならびに、ドレイン要素とコレクタ要素との間の類似性を考慮に入れて、形容詞ソース／エミッタおよびドレイン／コレクタを、ＭＯＳＦＥＴ、ＩＧＢＴ、および同類のデバイスに対する対応する要素を一般的に説明するために使用する。例えば、細長のドレイン／コレクタコンタクトを、本明細書では、細長のドレインコンタクトおよび細長のコレクタコンタクトの両方を包含するように定義する。ソース／エミッタ領域を、本明細書では、ソース領域およびエミッタ領域の両方を包含するように定義する。ソース／エミッタウェルを、本明細書では、ソースウェルおよびエミッタウェルの両方を包含するように定義する。ソース／エミッタ注入物を、本明細書では、ソース注入物およびエミッタ注入物の両方を包含するように定義する、その他諸々である。ゲート－ソース／エミッタ容量は、事情次第で、デバイスの、ゲートと、ソースまたはエミッタのいずれかとの間の容量である。ゲート－ドレイン／コレクタ容量は、事情次第で、デバイスの、ゲートと、ドレインまたはコレクタのいずれかとの間の容量である。
[0009]当業者は、付随する図面の図と関連する、好ましい実施形態の、後に続く詳細な説明を読むことで、本開示の範囲を認識し、本開示の追加的な態様を理解するであろう。
[0010]本明細書に組み込まれ、本明細書の一部を形成する、付随する図面の図は、本開示のいくつかの態様を例解し、説明とともに、本開示の原理を解説する働きをする。
[0011]本開示の１つの実施形態による、第１の場所においてのＭＯＳＦＥＴセルの断面の図である。 [0012]従来のＭＯＳＦＥＴセルの上面視図である。 [0013]本開示の１つの実施形態による、図１のＭＯＳＦＥＴセルの上面視図である。 [0014]本開示の１つの実施形態による、第２の場所においての図１のＭＯＳＦＥＴセルの断面の図である。 [0015]従来のＭＯＳＦＥＴセルについて、ドレイン－ソース電圧に対しての容量をプロットするグラフである。 図１のＭＯＳＦＥＴセルについて、ドレイン－ソース電圧に対しての容量をプロットするグラフである。 [0016]本開示の１つの実施形態による、第１の場所においてのＩＧＢＴセルの断面の図である。 [0017]本開示の１つの実施形態による、第２の場所においての図７のＩＧＢＴセルの断面の図である。
[0018]下記で記載する実施形態は、当業者が実施形態を実践することを可能にするための必要な情報を表し、実施形態を実践する最良の形態を例解する。後に続く説明を、付随する図面の図に照らして読むことで、当業者は、本開示の概念を理解することになり、本明細書で特に焦点を当てられない、これらの概念の応用例を認識することになる。これらの概念および応用例は、本開示、および付随する特許請求の範囲に含まれるということを理解すべきである。
[0019]用語、第１の、第２の、その他を、本明細書では、様々な要素を説明するために使用することがあるが、これらの要素を、これらの用語により制限すべきではないということを理解することになる。これらの用語を、単に、１つの要素を別のものと区別するために使用する。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と称することができ、同様に、第２の要素を第１の要素と称することができる。本明細書で使用する際、用語「および／または」は、関連する列挙される項目のうちの１つまたは複数の一切の組み合わせを含む。
[0020]層、領域、または基板などの要素を、別の要素「上に」ある、または、別の要素「上へと」延在すると言及するとき、その要素は、その別の要素上に直接的にある、もしくは、その別の要素上へと直接的に延在することができ、または、介在する要素が、さらには存在することがあるということを理解することになる。対照的に、要素を、別の要素「上に直接的に」ある、または、別の要素「上へと直接的に」延在すると言及するとき、介在する要素は存在しない。同じように、層、領域、または基板などの要素を、別の要素の「真上に」ある、または、他の要素の「真上に」延在すると言及するとき、その要素は、その他の要素の真上に直接的にある、もしくは、その別の要素の真上に直接的に延在することができ、または、介在する要素が、さらには存在することがあるということを理解することになる。対照的に、要素を、別の要素の「真上に直接的に」ある、または、別の要素の「真上に直接的に」延在すると言及するとき、介在する要素は存在しない。要素を、別の要素に「接続する」または「結合する」と言及するとき、その要素を、その他の要素に直接的に接続する、もしくは結合することができ、または、介在する要素が存在することがあるということを、さらには理解することになる。対照的に、要素を、別の要素に「直接的に接続する」または「直接的に結合する」と言及するとき、介在する要素は存在しない。
[0021]「下方」または「上方」または「上側」または「下側」または「水平」または「垂直」などの相対関係を表す用語を、本明細書では、図において例解するような、１つの要素、層、または領域の、別の要素、層、または領域に対する関係性を説明するために使用することがある。これらの用語、および、上記で論考した用語は、図において図示される向きに加えて、デバイスの異なる向きを包括的に含むことを意図されるということを理解することになる。
[0022]本明細書で使用する専門用語は、単に特定の実施形態を説明する目的のためのものであり、本開示について制限的であることを意図されない。本明細書で使用する際、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈で別段に明確に指示しない限り、複数形もまた含むことを意図される。用語「備える（３人称単数現在形）」、「備える（現在分詞）」、「含む（３人称単数現在形）」、および／または「含む（現在分詞）」は、本明細書で使用するとき、説述される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の、他の特徴、整数、ステップ、動作、要素、構成要素、および／または、それらの群の、存在または追加を排除しないということを、さらに理解することになる。
[0023]別段に定義しない限り、本明細書で使用するすべての用語（技術的および科学的用語を含む）は、本開示が属する技術分野の当業者により共通に理解されるのと同じ意味を有する。本明細書で使用する用語を、本明細書の文脈、および、関連性のある技術分野においてのそれらの用語の意味と整合する意味を有すると解釈すべきであり、理想化された、または、過度に形式的な語意では、本明細書で明示的にそのように定義しない限り、解釈することにはならないということを、さらに理解することになる。
[0024]縦型ＦＥＴ構造を、本明細書で開示する。縦型ＦＥＴ構造は、上部表面、および、上部表面の反対の下部表面を有する炭化ケイ素基板と、炭化ケイ素基板の下部表面上のドレイン／コレクタコンタクトと、炭化ケイ素基板の上部表面上のエピタキシャル構造であって、そのエピタキシャル構造内に第１のソース／エミッタ注入物を形成した、エピタキシャル構造とを含む。ゲート誘電体を、エピタキシャル構造の一部分上に設ける。第１のソース／エミッタコンタクト片を、互いから間をおいて、第１のソース／エミッタ注入物上に隔置する。第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトは、ゲート誘電体上にあり、第１のソース／エミッタ注入物が、第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトの下方にあり、第１の細長のゲートコンタクトと第２の細長のゲートコンタクトとの間にあるように置かれる。ゲート間プレートが、第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトのうちの少なくとも１つから、第１のソース／エミッタコンタクト片の間に形成される空間内へと延在する。追加的な内部容量が提供され、第１の複数のゲート間プレートの各々は、第１のソース／エミッタ注入物の一部分と重なり、ゲート誘電体により分離される。エピタキシャル構造を、炭化ケイ素、または、他の適切な材料システムから形成してもよい。詳細を下記で提供する。
[0025]図１を参照すると、ＤＭＯＳＦＥＴ（二重注入金属酸化物半導体電界効果トランジスタ）に対するセルの断面が例解されている。セルに、全体的にＭＯＳＦＥＴセル１０と参照符号を付ける。ＭＯＳＦＥＴセル１０を、様々な概念を説明するために使用するが、これらの概念は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および同類のものを含む、事実上任意のタイプの縦型ＦＥＴ構造に適用可能である。
[0026]１つの実施形態において、ＭＯＳＦＥＴセル１０を、二重イオン注入プロセスを使用して４Ｈ－または６Ｈ－炭化ケイ素（ＳｉＣ）内に形成する。特に、ＭＯＳＦＥＴセル１０は、Ｎ型ドーパントによって高濃度にドープされる（Ｎ＋）、ＳｉＣ基板１２を含む。ＳｉＣエピタキシャル構造が、ドリフト領域１４を設けるように、基板１２の真上にあり、２つのソース領域１６が、二重注入プロセスによって、エピタキシャル構造の上側一部分内に形成される。ＳｉＣ材料システムを、エピタキシャル構造および基板１２に対して使用するが、窒化ガリウム（ＧａＮ）などの他の材料システムが、本明細書で開示する概念から利益を得ることがある。ドリフト領域１４を、Ｎ型ドーパントによって低濃度にドープする（Ｎ－）。各々のソース領域１６は、Ｐ型ドーパントによって適度にドープされる（Ｐ）、ソースウェル１８と、ソースウェル１８の中にあり、ソースウェル１８の上側表面の方に偏っているソース注入物２０とを含む。ソース注入物２０を、Ｎ型ドーパントによって高濃度にドープする（Ｎ＋）。ソース領域１６を、ＪＦＥＴ（接合ＦＥＴ）領域がそれらのソース領域の間に形成されるように、互いから間をおいて、エピタキシャル構造の上側表面に沿って隔置する。
[0027]ゲート誘電体２２が、エピタキシャル構造の上側表面上にある。細長のゲートコンタクト２４が、ゲート誘電体２２の真上にある。ソースコンタクト片２６が、ソース領域１６のそれぞれの一部分の真上にある。特に、各々のソースコンタクト片２６は、対応するソースウェル１８およびソース注入物２０の外方一部分の真上にある。ゲート誘電体２２は、ソースコンタクト片２６の間に延在し、細長のゲートコンタクト２４は、ゲート誘電体２２の真上に、および、ソースコンタクト片２６の間にある。しかしながら、細長のゲートコンタクト２４は、ソースコンタクト片２６に接触することにならず、ソースウェル１８およびソース注入物２０の内方一部分の真上に延在するのみであることになる。例解するように、細長のゲートコンタクト２４は、ソース注入物２０の小さい一部分のみの真上に延在する。細長のドレインコンタクト２８を、基板１２の下部側上に設ける。
[0028]動作において、細長のドレインコンタクト２８およびソースコンタクト片２６にわたる高電圧を、しきい値電圧より下のバイアスを細長のゲートコンタクト２４にかけるとき、ＭＯＳＦＥＴセル１０により持続させる。正バイアスを細長のゲートコンタクト２４にかけるとき、電流が、ソースコンタクト片２６から細長のドレインコンタクト２８に流れることになる。図１において破線によって例解するように、電流は、ソースコンタクト片２６から、ソース注入物２０およびソースウェル１８を横向きに通って、ならびに次いで、ドリフト領域１４および基板１２を垂直に通って、細長のドレインコンタクト２８に流れることになる。
[0029]高電力応用例に向けて適合する特定の実施形態については、基板１２は、厚さにおいて、５０ｕｍから６００ｕｍの範囲に及ぶことがあり、濃度において、１×１０１８ｃｍ－３から１×１０２０ｃｍ－３の間でドープされることがある。ドリフト領域１４は、厚さにおいて、３ｕｍから１５０ｕｍの範囲に及ぶことがあり、濃度において、１×１０１４ｃｍ－３から１×１０１８ｃｍ－３の間でドープされることがある。ソースウェル１８は、厚さにおいて、０．２ｕｍから２ｕｍの範囲に及ぶことがあり、濃度において、１×１０１５ｃｍ－３から１×１０１９ｃｍ－３の間でドープされることがある。ソース注入物２０は、厚さにおいて、０．１ｕｍから０．５ｕｍの範囲に及ぶことがあり、濃度において、１×１０１９ｃｍ－３から５×１０２１ｃｍ－３の間でドープされることがある。ゲート誘電体２２を、二酸化ケイ素、窒化ケイ素、酸化ハフニウムなどの高誘電率誘電体、および同類のものから形成してもよい。細長のゲートコンタクト２４、ソースコンタクト片２６、および、細長のドレインコンタクト２８を、ポリシリコン、アルミニウムなどの金属、金属ケイ化物、および同類のものから形成してもよい。例示的なＮ型ドーパントは、窒素およびリンを含む。例示的なＰ型ドーパントは、アルミニウムおよびホウ素を含む。さらに、様々な層および領域のドーピング極性を、ＭＯＳＦＥＴセル１０の応用例および所望の動作に応じて、逆にしてもよく、または修正してもよい。
[0030]図２を参照すると、従来のＭＯＳＦＥＴセル１０’に対する従来の配置設計の上面視図が例解されている。特に図２は、左から右に細長である、３つの従来のＭＯＳＦＥＴセル１０’を例解する。３つの細長のゲートコンタクト２４、２つの細長のソース注入物２０、および、２つの細長のソースコンタクト３０を例解する。明確さのために、ゲート誘電体２２を例解しない。この従来の配置設計は、ソースコンタクト片２６を用いるのではなく、代わりに、連続的な細長のソースコンタクト３０を使用する。細長のゲートコンタクト２４の近接する対は、ソース注入物２０の、反対位置の関係にある一部分の真上にある。細長のソースコンタクト３０は、ソース注入物２０の中央一部分の真上にあり、上記で特記したように、細長のゲートコンタクト２４から間をおいて隔置される。
[0031]後に続く論考は、ＭＯＳＦＥＴセル１０のドレイン、ゲート、およびソースのうちの任意の２つの間で測定されるような、容量および電圧を含む、様々な計量に及ぶものである。これらの測定を、ＭＯＳＦＥＴセル１０のドレイン（細長のドレインコンタクト２８）、ゲート（細長のゲートコンタクト２４）、およびソース（ソースコンタクト片２６）と関連する、対応するコンタクトの間で行う。例えば、ゲート－ソース容量ＣＧＳは、ゲート（細長のゲートコンタクト２４）とソース（ソースコンタクト片２６）との間で測定される容量であり、ゲート－ドレイン容量ＣＧＤは、ゲート（細長のゲートコンタクト２４）とドレイン（細長のドレインコンタクト２８）との間で測定される容量である、等々である。ＩＧＢＴ実施形態については、これらの測定を、コレクタ、ゲート（細長のゲートコンタクト２４）、およびエミッタと関連する、対応するコンタクトの間で行う。例えば、下記でさらに説明するように、ゲート－エミッタ容量ＣＧＥは、ゲートとエミッタとの間で測定される容量であり、ゲート－コレクタ容量ＣＧＣは、ゲートとコレクタとの間で測定される容量である。
[0032]ＭＯＳＦＥＴセル１０’は、ゲート－ソース容量ＣＧＳおよびゲート－ドレイン容量ＣＧＤを含む内部容量を有する。ゲート－ソース容量ＣＧＳ内の電荷が、いつデバイスがターンオンおよびターンオフすることになるかを決定する。ゲート－ドレイン容量ＣＧＤ内の電荷が、ドレイン－ソース電圧ＶＤＳを決定する。高速のターンオフ過渡現象により引き起こされることがある、ドレインバイアスの急速な変化は、ゲート－ドレイン容量ＣＧＤによって、大きい量の電荷をゲートに向けて送る傾向がある。ゲートドライブは、通常、この電荷の大部分を吸収するが、電荷のすべてとは限らない。さらに、電荷は、瞬間的には吸収されない。非吸収の電荷は、ゲート－ソース容量ＣＧＳに対して瞬間的に共有される。ゲート－ソース容量ＣＧＳと共有される電荷は、ゲート－ソース電圧ＶＧＳを増大する。ＶＧＳがしきい値電圧より上に増大するとき、ＭＯＳＦＥＴセル１０’は、誤ってターンオンすることになる。この現象を回避するための取り組みは、ＭＯＳＦＥＴセル１０’の構造の外側の外部キャパシタを使用して、ゲートとソースとの間の外部容量を追加して、ゲート－ソース容量ＣＧＳを増大することに重点を置いてきた。残念ながら、これらの取り組みは、概ね非効果的であると判明しており、ＭＯＳＦＥＴセル１０’が組み込まれるモジュールのサイズを増大しており、部品点数を増大し、そのことは、モジュールの信頼性に負の影響を与えることがある。
[0033]ここで図３に目を向けると、本開示のＭＯＳＦＥＴセル１０に対する配置設計の上面視図が例解されている。細長のソースコンタクト３０の代わりに、一連のソースコンタクト片２６を、各々のソース注入物２０の中間一部分の真上に設ける。結果として、開放区域を、近接するソースコンタクト片２６の間の各々のソース注入物２０の真上に形成する。これらの区域において、ゲート間プレート３２を設ける。１つの実施形態において、ゲート間プレート３２は、細長のゲートコンタクト２４の延在部であり、各々のゲート間プレート３２は、細長のゲートコンタクト２４の近接するものを実際上接続する。したがって、細長のゲートコンタクト２４、および、ゲート間プレート３２を、同じ材料から、同じ平面内に、および、同じプロセスステップにおいて形成してもよい。１つの実施形態において、細長のゲートコンタクト２４、および、ゲート間プレート３２を、ポリシリコン、アルミニウムなどの金属、金属ケイ化物、および同類のものから形成してもよい。あるいは、ゲート間プレート３２を、異なる材料から、同じまたは異なる平面内に、および、同じまたは異なるプロセスステップにおいて形成してもよい。
[0034]図４は、ゲート間プレート３２を通してとられた、ＭＯＳＦＥＴセル１０の断面（図３の切り口Ｂ－Ｂ）を例解し、細長のゲートコンタクト２４、および、ゲート間プレート３２は、ゲート誘電体２２の真上にある連続的な導電構造から形成される。比較のために、図１は、ソースコンタクト片２６のうちの１つを通してとられた、ＭＯＳＦＥＴセル１０の断面（図３の切り口Ａ－Ａ）に対応する。
[0035]ゲート間プレート３２の追加は、それぞれのＭＯＳＦＥＴセル１０のゲートとソースとの間の容量を追加する。追加的な容量を、
・ゲート間プレート３２を、ソース領域１６のソースウェル１８およびソース注入物２０の真上に与えること、ならびに、
・ゲート間プレート３２を、ゲート誘電体２２により、ソース領域１６のソースウェル１８およびソース注入物２０から分離すること
により形成する。本質的には、各々のゲート間プレート３２は、第１の容量性プレートを提供し、ソース領域１６の重なり一部分は、第２の容量性プレートを与え、ゲート誘電体２２は、第１の容量性プレートおよび第２の容量性プレートを分離する誘電材料を提供して、ＭＯＳＦＥＴセル１０の中の追加的な内部容量を提供する。ゲート間プレート３２を用いて、追加的な内部容量を提供することにより、ＭＯＳＦＥＴセル１０の性能を、ＭＯＳＦＥＴセル１０が用いられるモジュラ回路網のサイズの増大をほとんど、または全く伴わずに、大幅に高める。特に、この様式において、ＭＯＳＦＥＴセル１０の中からゲート－ソース容量ＣＧＳを増大することは、ＭＯＳＦＥＴセル１０の実効オン抵抗を増大することなく、高速度ターンオフの間の誤ったターンオン事象を抑制する一助となる。
[0036]ゲート間プレート３２は、近接するＭＯＳＦＥＴセル１０の細長のゲートコンタクト２４の間に十分に延在する必要はない。例えば、ゲート間プレート３２は、単純に、細長のゲートコンタクト２４から、ソースコンタクト片２６の間の区域内へと延在するタブと同類のものであってもよい。さらに、ゲート間プレート３２は、矩形でなくてもよく、デバイス幾何形状および性能目標に基づいて、様々な形状、サイズ、および輪郭をもつことがある。同様に、ソース領域１６、ソースウェル１８、およびソース注入物２０は、変動するパターンおよび形状をもつことがあり、よって、図４において図示される、単純な細長の谷部である必要はない。これらの実体の任意のものは、連続的な細長の谷部、はしご形状、および同類のものの、任意の組み合わせであってもよい。さらに、これらの実体は、応用例に応じて、細長で、それにもかかわらず不連続であってもよい。
[0037]図５および６のグラフは、それぞれ、ゲート間プレート３２を伴わない、および伴う、ＭＯＳＦＥＴセル１０を実装するＳｉＣトランジスタデバイスの様々な容量を比較する。具体的には、各々のグラフは、１２００Ｖを遮断し、２０Ａを通過させ、８０ミリオームのオン状態抵抗（Ｒｄｓ－ｏｎ）を有するように定格設定される電力炭化ケイ素ＭＯＳＦＥＴデバイスについて、ドレイン－ソース電圧ＶＤＳに対しての、ピコファラッド単位でのＣｉｓｓ、Ｃｏｓｓ、およびＣｒｓｓをプロットする。Ｃｉｓｓは、ゲート－ソース容量ＣＧＳおよびゲート－ドレイン容量ＣＧＤの合計と等しい（Ｃｉｓｓ＝ＣＧＳ＋ＣＧＤ）。Ｃｒｓｓは、ゲート－ドレイン容量ＣＧＤと等しい。Ｃｏｓｓは、ドレイン－ソース容量ＣＤＳおよびゲート－ドレイン容量ＣＧＤの合計と等しい（Ｃｏｓｓ＝ＣＤＳ＋ＣＧＤ）。Ｃｒｓｓは、ゲート－ドレイン容量ＣＧＤと等しい。これらの測定から、ＣＧＳ対ＣＧＤ比（ＣＧＳ／ＣＧＤ）を導出することができる。
[0038]特に、ＣＧＳ＝Ｃｉｓｓ－ＣＧＤであり、Ｃｉｓｓ＝ＣＧＳプラスＣＧＤである。９００から１，０００ボルトの間で、ＣＧＳ対ＣＧＤ比は、ゲート間プレート３２を含まない従来のデバイスについて、近似的に１２４である。ゲート間プレート３２を含む同様のデバイスについてのＣＧＳ対ＣＧＤ比は、ゲート間プレート３２を含まない従来のデバイスに勝る、３倍より多い、３８５である。ケイ素系デバイスが、この範囲内のＣＧＳ対ＣＧＤ比を達成することができる一方で、炭化ケイ素系デバイスは、本開示のゲート間プレート３２の実装より前にはできなかった。本明細書で開示する概念によって、炭化ケイ素系デバイスは、ケイ素系デバイスに匹敵するＣＧＳ対ＣＧＤ比を達成し、一方で、炭化ケイ素系デバイスが、それらの炭化ケイ素系デバイスのケイ素系対応物に勝って提供する追加的な利益のすべてを享受することができる。実施形態に応じて、１５０、１７５、２００、２５０、３００、３５０、および４００すらより大きいＣＧＳ対ＣＧＤ比が、今や、（外部容量を要することなく）炭化ケイ素系ＭＯＳＦＥＴセル１０に対して可能である。これらの範囲を、異なる実施形態において、５００、７５０、および１０００のＣＧＳ対ＣＧＤ比により境界設定してもよい。
[0039]上記で特記したように、これらの概念を、ＭＯＳＦＥＴセル１０に適用するのみではなく、ＩＧＢＴなどの任意の縦型ＦＥＴデバイスに適用することができる。図７は、例示的なＩＧＢＴセル３４の断面を例解する。１つの実施形態において、ＩＧＢＴセル３４を、二重イオン注入プロセスを使用して４Ｈ－または６Ｈ－炭化ケイ素（ＳｉＣ）内に形成する。特に、ＩＧＢＴセル３４は、Ｐ型ドーパントによって高濃度にドープされる（Ｐ＋）、ＳｉＣ基板３６を含み、そのことは、ＩＧＢＴセル３４とＭＯＳＦＥＴセル１０との間の主要な違いを表す。ＭＯＳＦＥＴセル１０においては、基板３６を、Ｎ型ドーパントによって高濃度にドープする。エピタキシャル構造が、ドリフト領域３８を設けるように、基板３６の真上にあり、ＭＯＳＦＥＴセル１０のソース領域１６に似ている、２つのエミッタ領域４０が、二重注入プロセスによって、エピタキシャル構造の上側一部分内に形成される。ドリフト領域３８を、Ｎ型ドーパントによって低濃度にドープする（Ｎ－）。各々のエミッタ領域４０は、Ｐ型ドーパントによって適度にドープされる（Ｐ）エミッタウェル４２と、このエミッタウェル４２の中にあり、このエミッタウェル４２の上側表面の方に偏っているエミッタ注入物４４とを含む。エミッタ注入物４４を、Ｎ型ドーパントによって高濃度にドープする（Ｎ＋）。エミッタ領域４０を、ＪＦＥＴ（接合ＦＥＴ）領域がそれらのエミッタ領域の間に形成されるように、互いから間をおいて、エピタキシャル構造の上側表面に沿って隔置する。
[0040]ゲート誘電体４６が、エピタキシャル構造の上側表面上にある。細長のゲートコンタクト４８が、ゲート誘電体４６の真上にある。エミッタコンタクト片５０が、エミッタ領域４０のそれぞれの一部分の真上にある。特に、各々のエミッタコンタクト片５０は、対応するエミッタウェル４２およびエミッタ注入物４４の外方一部分の真上にある。ゲート誘電体４６は、エミッタコンタクト片５０の間に延在し、細長のゲートコンタクト４８は、ゲート誘電体４６の真上に、および、エミッタコンタクト片５０の間にある。しかしながら、細長のゲートコンタクト４８は、エミッタコンタクト片５０に接触することにならず、エミッタウェル４２およびエミッタ注入物４４の内方一部分の真上に延在するのみであることになる。例解するように、細長のゲートコンタクト４８は、エミッタ注入物４４の小さい一部分のみの真上に延在する。細長のコレクタコンタクト５２を、基板３６の下部側上に設ける。
[0041]高電力応用例に向けて適合する特定の実施形態については、基板３６は、厚さにおいて、１ｕｍから４００ｕｍの範囲に及ぶことがあり、濃度において、１×１０１８ｃｍ－３から１×１０２１ｃｍ－３の間でドープされることがある。ドリフト領域３８は、厚さにおいて、１０ｕｍから２５０ｕｍの範囲に及ぶことがあり、濃度において、１×１０１３ｃｍ－３から５×１０１６ｃｍ－３の間でドープされることがある。エミッタウェル４２は、厚さにおいて、０．２ｕｍから２ｕｍの範囲に及ぶことがあり、濃度において、１×１０１５ｃｍ－３から１×１０１９ｃｍ－３の間でドープされることがある。エミッタ注入物４４は、厚さにおいて、０．１ｕｍから０．５ｕｍの範囲に及ぶことがあり、濃度において、１×１０１９ｃｍ－３から５×１０２１ｃｍ－３の間でドープされることがある。ゲート誘電体４６を、二酸化ケイ素、窒化ケイ素、酸化ハフニウムなどの高誘電率誘電体、および同類のものから形成してもよい。細長のゲートコンタクト４８、エミッタコンタクト片５０、および、細長のコレクタコンタクト５２を、ポリシリコン、アルミニウムなどの金属、金属ケイ化物、および同類のものから形成してもよい。ここでも、様々な層および領域のドーピング極性を、ＩＧＢＴセル３４の応用例および所望の動作に応じて、逆にしてもよく、または修正してもよい。
[0042]ＩＧＢＴセル３４を実装するデバイスの上面視図は、図３において例解する上面視図と同一であり、ソース注入物２０は、エミッタ注入物４４に対応し、ソースコンタクト片２６は、エミッタコンタクト片５０に対応する。したがって、図７は、図３の断面Ａ－Ａに対応し、図８は、図３の断面Ｂ－Ｂに対応する。ＩＧＢＴセル３４についてのゲート間プレート３２を、図８において例解し、ゲート間プレート３２は、細長のゲートコンタクト４８の延在部である。
[0043]ＭＯＳＦＥＴおよびＩＧＢＴデバイスの、ソース要素とエミッタ要素との、ならびに、ドレイン要素とコレクタ要素との間の類似性を考慮に入れて、形容詞ソース／エミッタおよびドレイン／コレクタを、ＭＯＳＦＥＴ、ＩＧＢＴ、および同類のデバイスに対する対応する要素を一般的に説明するために使用する。例えば、細長のドレイン／コレクタコンタクトを、本明細書では、細長のドレインコンタクトおよび細長のコレクタコンタクトの両方を包含するように定義する。ソース／エミッタ領域を、本明細書では、ソース領域およびエミッタ領域の両方を包含するように定義する。ソース／エミッタウェルを、本明細書では、ソースウェルおよびエミッタウェルの両方を包含するように定義する。ソース／エミッタ注入物を、本明細書では、ソース注入物およびエミッタ注入物の両方を包含するように定義する、その他諸々である。ゲート－ソース／エミッタ容量は、事情次第で、デバイスの、ゲートと、ソースまたはエミッタのいずれかとの間の容量である。ゲート－ドレイン／コレクタ容量は、事情次第で、デバイスの、ゲートと、ドレインまたはコレクタのいずれかとの間の容量である。
[0044]当業者は、本開示の好ましい実施形態に対する改善および修正を認識するであろう。すべてのそのような改善および修正は、本明細書で開示する概念、および、後に続く特許請求の範囲に含まれると考えられる。

Claims (27)

  1. ・上部表面、および、前記上部表面の反対の下部表面を有する炭化ケイ素基板と、
    ・前記炭化ケイ素基板の前記下部表面上のドレイン／コレクタコンタクトと、
    ・前記炭化ケイ素基板の前記上部表面上のエピタキシャル構造であって、中に第１のソース／エミッタ注入物が設けられる第１のソース／エミッタウェルが前記エピタキシャル構造内に形成されている、エピタキシャル構造と、
    ・前記エピタキシャル構造の一部分上のゲート誘電体と、
    ・第１の複数のソース／エミッタコンタクト片であって、前記ゲート誘電体が前記第１の複数のソース／エミッタコンタクト片の下方にないように、互いからそれぞれ間をおいて、前記第１のソース／エミッタウェルの連続的な部分上、および前記第１のソース／エミッタ注入物の連続的な部分上に直接隔置される、第１の複数のソース／エミッタコンタクト片と、
    ・第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトであって、前記ゲート誘電体上にあり、前記第１のソース／エミッタ注入物が、前記第１の細長のゲートコンタクトおよび前記第２の細長のゲートコンタクトの下方にあり、前記第１の細長のゲートコンタクトと前記第２の細長のゲートコンタクトとの間にあるように置かれる、第１の細長のゲートコンタクトおよび第２の細長のゲートコンタクトと、
    ・前記第１の細長のゲートコンタクトおよび前記第２の細長のゲートコンタクトのうちの少なくとも１つから、前記第１の複数のソース／エミッタコンタクト片の間に形成される空間内へと延在する第１の複数のゲート間プレートと、
    を備え、前記第１の複数のゲート間プレートは、前記ゲート誘電体により、前記第１のソース／エミッタ注入物の一部分から分離されている、縦型電界効果トランジスタ（ＦＥＴ）構造。
  2. 少なくとも、第１のトランジスタセルと、第２のトランジスタセルとを、前記第１の細長のゲートコンタクトが前記第１のトランジスタセルの一部を形成し、前記第２の細長のゲートコンタクトが前記第２のトランジスタセルの一部を形成するようにさらに含み、追加的な内部容量が提供され、前記第１の複数のゲート間プレートの各々は、前記第１のソース／エミッタ注入物の前記一部分と重なる、請求項１に記載の縦型ＦＥＴ構造。
  3. 前記第１のソース／エミッタ注入物を、前記第１のトランジスタセルおよび前記第２のトランジスタセルにより共有する、請求項２に記載の縦型ＦＥＴ構造。
  4. 前記第１のトランジスタセルおよび前記第２のトランジスタセルは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）セルである、請求項３に記載の縦型ＦＥＴ構造。
  5. 前記第１のトランジスタセルおよび前記第２のトランジスタセルは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）セルである、請求項３に記載の縦型ＦＥＴ構造。
  6. 前記炭化ケイ素基板および前記第１のソース／エミッタ注入物を、第１の極性を有する材料によってドープし、前記第１のソース／エミッタウェルを、前記第１の極性の反対の極性である第２の極性を有するドーピング材料によってドープする、請求項１に記載の縦型ＦＥＴ構造。
  7. 前記炭化ケイ素基板および前記第１のソース／エミッタウェルを、第１の極性を有する材料によってドープし、前記第１のソース／エミッタ注入物を、前記第１の極性の反対の極性である第２の極性を有するドーピング材料によってドープする、請求項１に記載の縦型ＦＥＴ構造。
  8. 前記第１の複数のゲート間プレートの各々は、前記第１の複数のソース／エミッタコンタクト片の近接する対の間に形成される空間を通って、前記第１の細長のゲートコンタクトと前記第２の細長のゲートコンタクトとの間に延在する、請求項１に記載の縦型ＦＥＴ構造。
  9. 前記第１の細長のゲートコンタクト、前記第２の細長のゲートコンタクト、および、前記第１の複数のゲート間プレートは、同じ材料から形成される、請求項１に記載の縦型ＦＥＴ構造。
  10. 前記第１の細長のゲートコンタクト、前記第２の細長のゲートコンタクト、および、前記第１の複数のゲート間プレートは、同じ材料から、共通の平面上に形成される、請求項１に記載の縦型ＦＥＴ構造。
  11. 前記エピタキシャル構造は、炭化ケイ素から形成される、請求項１に記載の縦型ＦＥＴ構造。
  12. 前記第１の細長のゲートコンタクトの一部分が、前記第１のソース／エミッタ注入物の第１の部分と重なり、前記第２の細長のゲートコンタクトの一部分が、前記第１のソース／エミッタ注入物の第２の部分と重なる、請求項１に記載の縦型ＦＥＴ構造。
  13. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、１７０から１０００の範囲にある、請求項１に記載の縦型ＦＥＴ構造。
  14. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、２５０から１０００の範囲にある、請求項１に記載の縦型ＦＥＴ構造。
  15. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、３５０から１０００の範囲にある、請求項１に記載の縦型ＦＥＴ構造。
  16. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、２００から７５０の間である、請求項１に記載の縦型ＦＥＴ構造。
  17. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、３００から１，０００の間である、請求項１に記載の縦型ＦＥＴ構造。
  18. 前記エピタキシャル構造は、前記第１のソース／エミッタ注入物から間をおいて隔置される、第２のソース／エミッタ注入物をさらに含み、
    ・第２の複数のソース／エミッタコンタクト片であって、前記ゲート誘電体が前記第２の複数のソース／エミッタコンタクト片の下方にないように、互いから間をおいて、前記第２のソース／エミッタ注入物上に隔置される、第２の複数のソース／エミッタコンタクト片と、
    ・第３の細長のゲートコンタクトであって、前記ゲート誘電体上にあり、前記第２のソース／エミッタ注入物が、前記第１の細長のゲートコンタクトおよび前記第３の細長のゲートコンタクトの下方にあり、前記第１の細長のゲートコンタクトと前記第３の細長のゲートコンタクトとの間にあるように置かれる、第３の細長のゲートコンタクトと、
    ・前記第１の細長のゲートコンタクトおよび前記第３の細長のゲートコンタクトのうちの少なくとも１つから、前記第２の複数のソース／エミッタコンタクト片の間に形成される空間内へと延在する第２の複数のゲート間プレートであって、追加的な内部容量が提供され、前記第２の複数のゲート間プレートの各々は、前記第２のソース／エミッタ注入物の一部分と重なり、前記第１の複数のゲート間プレートは、前記ゲート誘電体により分離される、第２の複数のゲート間プレートと
    をさらに備える、請求項１に記載の縦型ＦＥＴ構造。
  19. ・前記第１の複数のゲート間プレートの各々は、前記第１の複数のソース／エミッタコンタクト片の近接する対の間に形成される空間を通って、前記第１の細長のゲートコンタクトと前記第２の細長のゲートコンタクトとの間に延在し、
    ・前記第２の複数のゲート間プレートの各々は、前記第２の複数のソース／エミッタコンタクト片の近接する対の間に形成される空間を通って、前記第１の細長のゲートコンタクトと前記第３の細長のゲートコンタクトとの間に延在する、
    請求項１８に記載の縦型ＦＥＴ構造。
  20. 前記第１の細長のゲートコンタクト、前記第２の細長のゲートコンタクト、および、前記第１の複数のゲート間プレートは、同じ材料から形成される、請求項１８に記載の縦型ＦＥＴ構造。
  21. 前記第１の細長のゲートコンタクト、前記第２の細長のゲートコンタクト、および、前記第１の複数のゲート間プレートは、同じ材料から、共通の平面上に形成される、請求項１８に記載の縦型ＦＥＴ構造。
  22. 前記エピタキシャル構造は、炭化ケイ素から形成される、請求項２１に記載の縦型ＦＥＴ構造。
  23. ゲート－ソース／エミッタ容量と、ゲート－ドレイン／コレクタ容量とをさらに備え、前記ゲート－ドレイン／コレクタ容量に対する前記ゲート－ソース／エミッタ容量の比は、２００から７５０の間である、請求項１に記載の縦型ＦＥＴ構造。
  24. ・上部表面、および、前記上部表面の反対の下部表面を有する炭化ケイ素基板と、
    ・前記下部表面上のドレインコンタクトと、
    ・前記炭化ケイ素基板の前記上部表面上にある炭化ケイ素エピタキシャル構造であって、中に第１のソース／エミッタ注入物が設けられている第１のソース／エミッタウェルが前記炭化ケイ素エピタキシャル構造内に形成されている、炭化ケイ素エピタキシャル構造と、
    ・複数のソースコンタクト片であって、前記複数のソースコンタクト片は前記第１のソース／エミッタウェルの連続的な部分上に直接、および前記第１のソース／エミッタ注入物の連続的な部分上に直接あるように、前記炭化ケイ素エピタキシャル構造上で互いに間をおいてそれぞれ隔置される、複数のソースコンタクト片と、
    ・前記炭化ケイ素エピタキシャル構造上のゲートコンタクトであって、前記ゲートコンタクトの延在部は、前記複数のソースコンタクト片の近接する対の間に形成される空間内で前記炭化ケイ素エピタキシャル構造上に延在し、
    ・前記ゲートコンタクトと前記炭化ケイ素エピタキシャル構造との間のゲート誘電体層であって、前記ゲート誘電体層は、前記ゲートコンタクトの前記延在部と前記炭化ケイ素エピタキシャル構造との間にも配置されている、ゲート誘電体層と、を備え、
    前記ゲートコンタクトと前記ドレインコンタクトとの間で測定されるようなゲート－ドレイン容量に対する、前記ゲートコンタクトと前記複数のソースコンタクト片との間で測定されるようなゲート－ソース容量の比は、２５０から１０００の範囲にある、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造。
  25. 前記ゲート－ドレイン容量に対する前記ゲート－ソース容量の前記比は、３５０から１０００の範囲にある、請求項２４に記載のＭＯＳＦＥＴ構造。
  26. 前記ゲート－ドレイン容量に対する前記ゲート－ソース容量の前記比は、２５０から７５０の間である、請求項２４に記載のＭＯＳＦＥＴ構造。
  27. 前記ゲート－ドレイン容量に対する前記ゲート－ソース容量の前記比は、３００から１，０００の間である、請求項２４に記載のＭＯＳＦＥＴ構造。
JP2019559011A 2017-01-17 2018-01-17 縦型ｆｅｔ構造 Active JP7022148B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/407,689 US10269955B2 (en) 2017-01-17 2017-01-17 Vertical FET structure
US15/407,689 2017-01-17
PCT/US2018/013987 WO2018136478A1 (en) 2017-01-17 2018-01-17 Vertical fet structure

Publications (2)

Publication Number Publication Date
JP2020505785A JP2020505785A (ja) 2020-02-20
JP7022148B2 true JP7022148B2 (ja) 2022-02-17

Family

ID=61148519

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019559011A Active JP7022148B2 (ja) 2017-01-17 2018-01-17 縦型ｆｅｔ構造

Country Status (5)

Country Link
US (1) US10269955B2 (ja)
EP (1) EP3571722A1 (ja)
JP (1) JP7022148B2 (ja)
CN (1) CN110178225B (ja)
WO (1) WO2018136478A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094798B2 (en) 2019-06-14 2021-08-17 International Business Machines Corporation Vertical FET with symmetric junctions
WO2023223328A1 (en) * 2022-05-18 2023-11-23 Visic Technologies Ltd. Robust halfbridge
CN115241282B (zh) * 2022-09-23 2023-01-10 浙江大学杭州国际科创中心 一种SiC MOSFET器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158717A (ja) 2007-12-26 2009-07-16 Nec Electronics Corp 縦型電界効果トランジスタ及びその製造方法
JP2016015439A (ja) 2014-07-03 2016-01-28 日産自動車株式会社 半導体装置及びその製造方法
WO2016185544A1 (ja) 2015-05-18 2016-11-24 株式会社日立製作所 半導体装置および電力変換装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204123B1 (en) * 1998-10-30 2001-03-20 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6812526B2 (en) * 2000-03-01 2004-11-02 General Semiconductor, Inc. Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface
JP3795366B2 (ja) * 2001-10-03 2006-07-12 プロモス テクノロジーズ インコーポレイテッド 記憶素子及びその製造方法
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US20060011366A1 (en) * 2004-07-19 2006-01-19 Mighty Seven International Co., Ltd. Inlet valve for pneumatic tool
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
EP2191498B1 (en) * 2007-09-12 2014-07-02 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
JP2009088198A (ja) * 2007-09-28 2009-04-23 Rohm Co Ltd 半導体装置
JP5297706B2 (ja) * 2008-07-07 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
BRPI1005000A2 (pt) * 2010-11-26 2013-03-26 Mineracao Curimbaba Ltda processo para obtenÇço de biodiesel a partir de àleos e/ou gorduras vegetais e/ou gorduras animais, virgens ou usados e biodiesel assim obtido
US8994078B2 (en) * 2012-06-29 2015-03-31 Infineon Technologies Austria Ag Semiconductor device
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
US20170213908A1 (en) 2014-07-25 2017-07-27 United Silicon Carbide, Inc. Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same
US20170011054A1 (en) * 2015-07-11 2017-01-12 International Business Machines Corporation Intelligent caching in distributed clustered file systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158717A (ja) 2007-12-26 2009-07-16 Nec Electronics Corp 縦型電界効果トランジスタ及びその製造方法
JP2016015439A (ja) 2014-07-03 2016-01-28 日産自動車株式会社 半導体装置及びその製造方法
WO2016185544A1 (ja) 2015-05-18 2016-11-24 株式会社日立製作所 半導体装置および電力変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NAKAMURA Yohei et al.，A Simulation Model for SiC Power MOSFET Based on Surface Potential，Proc. SISPAD 2016，米国，IEEE，2016年09月06日，pp.121-124

Also Published As

Publication number Publication date
JP2020505785A (ja) 2020-02-20
US20180204945A1 (en) 2018-07-19
US10269955B2 (en) 2019-04-23
CN110178225A (zh) 2019-08-27
EP3571722A1 (en) 2019-11-27
WO2018136478A1 (en) 2018-07-26
CN110178225B (zh) 2024-01-30

Similar Documents

Publication Publication Date Title
US10157983B2 (en) Vertical power MOS-gated device with high dopant concentration N-well below P-well and with floating P-islands
US9478614B2 (en) Semiconductor device
US9093522B1 (en) Vertical power MOSFET with planar channel and vertical field plate
US20180138312A1 (en) Lateral DMOS Device with Dummy Gate
US20150221731A1 (en) Vertical power mosfet having planar channel and its method of fabrication
US9711631B2 (en) Dual trench-gate IGBT structure
KR20010080325A (ko) 개선된 고주파 스위칭 특성 및 항복 특성을 갖는 전력용반도체 장치들
US20150187877A1 (en) Power semiconductor device
US9941265B2 (en) Circuitry with voltage limiting and capactive enhancement
JP6947915B2 (ja) Ｉｇｂｔパワーデバイス
JP7022148B2 (ja) 縦型ｆｅｔ構造
JP2011517511A (ja) 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス
CN106449741B (zh) 一种绝缘栅双极型晶体管器件结构
CN109755303B (zh) 一种igbt功率器件
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
CN106992212B (zh) 具有增大的栅-漏电容的晶体管器件
Jiang et al. Simulation study of 4h-SiC trench MOSFETs with various gate structures
KR101539880B1 (ko) 전력 반도체 소자
US10355132B2 (en) Power MOSFETs with superior high frequency figure-of-merit
EP3223316A1 (en) Wide bandgap power semiconductor device and method for manufacturing such a device
CN116031303B (zh) 超结器件及其制作方法和电子器件
US9502498B2 (en) Power semiconductor device
CN114420744A (zh) 一种利用自偏置mos钳位的具有晶闸管结构的igbt器件
CN117425965A (zh) 碳化硅半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210408

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211110

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20211110

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20211119

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20211122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220204

R150 Certificate of patent or registration of utility model

Ref document number: 7022148

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350