CN111370480A - 功率器件、功率器件的制作方法 - Google Patents

功率器件、功率器件的制作方法 Download PDF

Info

Publication number
CN111370480A
CN111370480A CN202010158090.2A CN202010158090A CN111370480A CN 111370480 A CN111370480 A CN 111370480A CN 202010158090 A CN202010158090 A CN 202010158090A CN 111370480 A CN111370480 A CN 111370480A
Authority
CN
China
Prior art keywords
trench
power device
layer
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010158090.2A
Other languages
English (en)
Inventor
李东升
章剑锋
朱林佩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruineng Semiconductor Technology Co ltd
Original Assignee
Ruineng Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ruineng Semiconductor Technology Co ltd filed Critical Ruineng Semiconductor Technology Co ltd
Priority to CN202010158090.2A priority Critical patent/CN111370480A/zh
Publication of CN111370480A publication Critical patent/CN111370480A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种功率器件、功率器件的制作方法，功率器件包括：衬底；外延层，位于所述衬底上，外延层包括漂移层，漂移层配置为第一导电类型；导柱，配置为第二导电类型，导柱位于外延层内；体区，配置为第二导电类型，体区位于外延层的背离衬底侧的表面，以及隔离层，配置为第一导电类型，隔离层位于体区与导柱之间，隔离层的掺杂浓度大于漂移层的掺杂浓度。根据本发明实施例的功率器件，隔离层的掺杂浓度大于漂移层的掺杂浓度，能够降低集电极与发射极之间的饱和电压，提高关断速度。

Description

功率器件、功率器件的制作方法
技术领域
本发明涉及半导体器件领域，具体涉及一种功率器件、功率器件的制作方法。
背景技术
超级结(Super Junction)功率器件是一种发展迅速、应用广泛的新型功率半导体器件。常见的超级结功率器件是在双扩散金属氧化物半导体场效应管(Double-diffusedMOSFET，DMOS)的基础上，在其漂移层引入引入超级结结构，能够缓解DMOS的导通电阻与击穿电压之间矛盾关系的限制。目前超级结DMOS已广泛应用于终端、照明产品、电源或适配器等领域中。
超级结结构通常使用P型导柱和N型导柱交替排列来构成漂移层。现有技术中，超级结功率器件P型导柱直接与功率器件的发射极或源级连接，这样的结构会导致超结功率器件的正向压降较高，使超级结功率器件失去高电流密度的优势。
发明内容
本发明提供一种功率器件、功率器件的制作方法，提高功率器件性能。
一方面，本发明实施例提供一种功率器件，其包括：衬底；外延层，位于所述衬底上，外延层包括漂移层，漂移层配置为第一导电类型；导柱，配置为第二导电类型，导柱位于外延层内；体区，配置为第二导电类型，体区位于外延层的背离衬底侧的表面，以及隔离层，配置为第一导电类型，隔离层位于体区与导柱之间，隔离层的掺杂浓度大于漂移层的掺杂浓度。
根据本发明一方面的前述任一实施方式，外延层设有第一沟槽、第二沟槽以及第三沟槽，第一沟槽位于漂移层，用于容纳导柱，第二沟槽以及第三沟槽自外延层的背离衬底侧的表面沿纵向凹陷，第二沟槽纵向贯穿体区，功率器件还包括：绝缘层，覆盖外延层的背离衬底侧的表面及第二沟槽的内壁、第三沟槽的内壁；栅极，位于第二沟槽内；以及冗余发射极，位于第三沟槽内。
根据本发明一方面的前述任一实施方式，第二沟槽沿纵向至少凹陷至隔离层，使得冗余发射极沿纵向至少延伸至隔离层。
根据本发明一方面的前述任一实施方式，横向相邻的第二沟槽之间间隔设置有多个第三沟槽，第二沟槽与相邻第三沟槽之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽之间的横向间隔尺寸为1微米至3微米。
根据本发明一方面的前述任一实施方式，相邻第一沟槽的横向间隔尺寸为5微米至15微米。
根据本发明一方面的前述任一实施方式，功率器件还包括：发射区，配置为第一导电类型的重掺杂区，发射区位于体区的背离衬底侧的表面，并且围绕于第二沟槽的横向的至少部分周边；接触区，配置为第二导电类型的重掺杂区，接触区位于体区；以及发射极互连，位于绝缘层上，发射极互连经由贯穿绝缘层的接触孔与发射区、接触区以及冗余发射极耦合。
根据本发明一方面的前述任一实施方式，衬底配置为第二导电类型，功率器件还包括：集电极互连，与衬底耦合。
另一方面，本发明实施例提供一种功率器件的制作方法，其包括：在衬底上形成外延层，外延层包括配置为第一导电类型的漂移层，外延层包括背离衬底的第一表面；自第一表面图案化外延层，形成第一沟槽；在第一沟槽内填充形成具有第二导电类型的导柱；在第一表面进行第二导电类型的掺杂，形成体区；在体区的朝向衬底侧进行高能粒子注入，形成位于体区与导柱之间的隔离层，隔离层配置为第一导电类型，隔离层的掺杂浓度大于漂移层的掺杂浓度。
根据本发明另一方面的前述任一实施方式，在体区的朝向衬底侧进行高能粒子注入的步骤中，高能粒子注入的注入剂量为1e12原子每平方厘米至5e13原子每平方厘米。
根据本发明另一方面的前述任一实施方式，相邻第一沟槽的横向间隔尺寸为5微米至15微米；第一沟槽的纵向深度为20微米至60微米。
根据本发明另一方面的前述任一实施方式，功率器件的制作方法还包括：在第一表面形成第二沟槽；在第二沟槽的内壁形成第一绝缘层；在第二沟槽内形成栅极，其中，第二沟槽的横向槽宽为0.3微米至1.0微米；其中，第二沟槽的纵向深度为3微米至7微米。
根据本发明另一方面的前述任一实施方式，在第一表面形成第二沟槽的同时，功率器件的制作方法还包括：在第一表面形成第三沟槽，在第二沟槽的内壁形成第一绝缘层的同时，功率器件的制作方法还包括：在第三沟槽的内壁形成第二绝缘层，在第二沟槽内形成栅极的同时，功率器件的制作方法还包括：在第三沟槽内形成冗余发射极，其中，第三沟槽的横向槽宽为0.3微米至1.0微米；其中，第三沟槽的纵向深度为3微米至7微米。
根据本发明另一方面的前述任一实施方式，第二沟槽与相邻第三沟槽之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽之间的横向间隔尺寸为1微米至3微米。
根据本发明另一方面的前述任一实施方式，功率器件的制作方法还包括：围绕于第二沟槽的横向的至少部分周边、在体区的背离衬底的表面进行第一导电类型的重掺杂，得到发射区；形成覆盖第一表面的第三绝缘层；图案化第三绝缘层，形成贯穿第三绝缘层的接触孔；在体区的选择性区域进行第二导电类型的重掺杂，得到接触区；在第三绝缘层上形成发射极互连，发射极互连通过接触孔与发射区、接触区耦合。
根据本发明另一方面的前述任一实施方式，衬底具有背离外延层的第二表面，功率器件的制作方法还包括：在第二表面进行第二导电类型的掺杂；在第二表面形成集电极互连。
根据本发明实施例的功率器件，其漂移层配置为第一导电类型，并且具有贯穿漂移层的第二导电类型的导柱，使得该功率器件的漂移层具有超级结结构，其能够缓解传统功率器件的导通电阻与击穿电压之间矛盾关系的限制，能够在超级结功率器件关断过程中加速空穴的复合，从而提高关断速度。功率器件包括位于体区与导柱之间的隔离层，使得导柱浮空。隔离层的掺杂浓度大于漂移层的掺杂浓度，能够降低集电极与发射极之间的饱和电压(Vcesat)，实现更低电阻率的漂移层及更薄漂移层厚度的设计。
在一些可选的实施方式中，功率器件包括冗余发射极，冗余发射极沿纵向至少延伸至隔离层，由于小间距的第三沟槽中冗余发射极的屏蔽(shield)作用，可以大幅度提高第一导电类型的隔离层的载流子浓度，使得功率器件由于载流子存储效应，大幅度降低集电极与发射极之间的饱和电压。
根据本发明实施例的功率器件的制作方法，在体区的朝向衬底侧进行高能粒子注入，形成位于体区与导柱之间的隔离层，并且使得隔离层的掺杂浓度大于漂移层的掺杂浓度，降低集电极与发射极之间的饱和电压，提高关断速度。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1是根据本发明实施例提供的功率器件的截面结构示意图；
图2是图1中Q区域的局部放大示意图；
图3至图17是本发明实施例提供的功率器件的制作方法中各阶段的截面结构示意图。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本发明实施例提供一种功率器件。在本申请中，术语“功率器件”指在制造功率器件的各个步骤中形成的整个功率器件的统称，包括已经形成的所有层或区域。
本发明实施例的功率器件可以是功率金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)等，在下文中将以IGBT的结构为例说明该功率器件。可以理解，本发明实施例的功率器件还可以是其它与IGBT类似结构的各种类型的半导体功率器件。
图1是本发明实施例提供的功率器件的截面结构示意图，该功率器件100可以包括有源区域和围绕至少部分有源区域外周的终端区域，图1中示出该功率器件100有源区域的至少一个原胞(pitch)结构的示意图。图2是图1中Q区域的局部放大示意图。本文中，原胞结构指功率器件有源区域的导电结构的最小重复单元。本申请中的结构示意图均为在结构原理上的示意，功率器件包含的各部件的实际尺寸、细节位置等可依据实际情况调整。
功率器件100包括衬底110以及外延层120。外延层120位于所述衬底110上。外延层120包括漂移层121，漂移层121配置为第一导电类型，例如是N型。在一些实施例中，漂移层121为N型轻掺杂。
功率器件100包括导柱(pillar)130。导柱130配置为第二导电类型，例如是P型。导柱130位于外延层120内。在一些实施例中，导柱130的数量是多个，多个导柱130相互间隔排列。
第一导电类型、第二导电类型中的一者为N型，另一者为P型。本文中，以第一导电类型是N型、第二导电类型是P型为例进行说明，本领域技术人员应当理解，这里的教导可同等地应用于导电类型与上述示例相反的器件中。
本发明实施例的功率器件还包括体区140以及隔离层。体区140配置为第二导电类型，例如是P型。体区140位于外延层120的背离衬底110侧的表面。
隔离层150配置为第一导电类型，例如是N型。隔离层150位于体区140与导柱130之间，隔离层150的掺杂浓度大于漂移层121的掺杂浓度。
根据本发明实施例的功率器件100，其漂移层121配置为第一导电类型，并且具有贯穿漂移层121的第二导电类型的导柱130，使得该功率器件100的漂移层121具有超级结结构，其能够缓解传统功率器件的导通电阻与击穿电压之间矛盾关系的限制，能够在超级结功率器件100关断过程中加速空穴的复合，从而提高关断速度。
功率器件100包括位于体区140与导柱130之间的隔离层150，使得导柱130浮空。隔离层150的掺杂浓度大于漂移层121的掺杂浓度，能够降低集电极与发射极之间的饱和电压(Vcesat)，实现更低电阻率的漂移层及和更薄漂移层厚度的设计。
在一些实施例中，外延层120设有第一沟槽T1、第二沟槽T2以及第三沟槽T3。第一沟槽T1位于漂移层121，用于容纳导柱130。第二沟槽T2以及第三沟槽T3自外延层120的背离衬底110侧的表面沿纵向凹陷。第二沟槽T2纵向贯穿体区140。
功率器件100还包括绝缘层160、栅极170以及冗余发射极(emitter dummy)181。绝缘层160覆盖外延层120的背离衬底110侧的表面及第二沟槽T2的内壁、第三沟槽T3的内壁。栅极170位于第二沟槽T2内。冗余发射极181位于第三沟槽T3内。
在一些实施例中，第二沟槽T2沿纵向至少凹陷至隔离层150，使得冗余发射极181沿纵向至少延伸至隔离层150。
在一些实施例中，第二沟槽T2和第三沟槽T3在同一图案化工艺中形成。横向相邻的第二沟槽T2之间间隔设置有多个第三沟槽T3。
在一些实施例中，第二沟槽T2与相邻第三沟槽T3之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽T3之间的横向间隔尺寸为1微米至3微米。由于小间距的第三沟槽T3中冗余发射极181的屏蔽(shield)作用，可以大幅度提高第一导电类型的隔离层150的载流子浓度，使得功率器件100由于载流子存储效应，大幅度降低集电极与发射极之间的饱和电压。
本文中，沟槽之间的横向间隔尺寸即沟槽到沟槽尺寸(Trench to Trench Size)。功率器件100的原胞结构中，第二沟槽T2的个数和第三沟槽T3的个数根据功率器件100的原胞尺寸、产品性能及参数作相应调整。
在一些实施例中，相邻第一沟槽T1的横向间隔尺寸为5微米至15微米。在第一沟槽T1、第二沟槽T2及第三沟槽T3的形成过程中，第二沟槽T2及第三沟槽T3的形成工艺与第一沟槽T1的形成工艺可以分开进行且不相同。第一沟槽T1可以采用传统超级结结构的导柱形成工艺，而第二沟槽T2及第三沟槽T3可以利用更小精度的沟槽工艺形成尺寸及间隔尺寸更小的沟槽，便于形成更小间距的冗余发射极，优化隔离层的载流子浓度。
功率器件100还包括发射区182、接触区183以及发射极互连191。
发射区182配置为第一导电类型的重掺杂区，例如是N型重掺杂区。发射区182位于体区140的背离衬底110侧的表面，并且围绕于第二沟槽T2的横向的至少部分周边。
接触区183配置为第二导电类型的重掺杂区，例如是P型重掺杂区。接触区183位于体区140。
发射极互连191位于绝缘层160上。发射极互连191经由贯穿绝缘层160的接触孔与发射区182、接触区183以及冗余发射极181耦合。在一些实施例中，接触孔还延伸至体区140内；在一些实施例中，接触孔还贯穿发射区。接触区183在体区140的位置与接触孔的位置对应。通过设置导电类型重掺杂的接触区183，能够改善闩锁效应。
在一些实施例中，衬底110配置为第二导电类型，例如是P型。功率器件100还包括集电极互连192，集电极互连192与衬底110耦合。
在一些实施例中，外延层120还可以包括场截止(Field Stop，FS)层122，场截止层122位于漂移层121与衬底110之间。在一些实施例中，场截止层122通过离子注入形成，使得其配置为第一导电类型，即N型。在另外一些实施例中，也可以在漂移层121与衬底110之间设置缓冲层，缓冲层可以通过外延生长形成，使得其配置为第一导电类型，即N型。
在上述实施例中，以功率器件是IGBT为例进行了说明，然而根据本发明实施例的教导，其原理可同等地应用于结构与上述示例类似的器件中。例如，在一些实施例中，功率器件为功率双扩散金属氧化物半导体场效应管(Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor，DMOS)，其大致结构与上述实施例的IGBT结构相同，其中，衬底110配置为第一导电类型，即N型。该DMOS中的源级互连即上述IGBT的发射极互连，该DMOS中的漏级互连即上述IGBT的集电极互连。
本发明实施例还提供一种功率器件的制作方法，该功率器件的制作方法例如是应用于形成上述本发明实施例的功率器件100的过程中，以下将以上述功率器件100的形成过程为例对该功率器件的制作方法进行说明。
图3至图17是本发明实施例提供的功率器件的制作方法中各阶段的截面结构示意图。功率器件100可以包括有源区域和围绕至少部分有源区域外周的终端区域，本文附图中，主要示出该功率器件100有源区域的部分结构。
如图3，在衬底110上形成外延层120。外延层120包括配置为第一导电类型的漂移层121，第一导电类型例如是N型，漂移层121例如是N型轻掺杂层。外延层120包括背离衬底110的第一表面S1。
形成有外延层120的衬底110可以是具有足够厚度的第一导电类型外延晶片，例如是单晶硅晶片，在其它一些实施例中，也可以是具有场截止层的晶片。外延层120或漂移层121的厚度由器件设计的耐压值决定，例如，耐压200V至900V的超结IGBT(具有超级结结构的IGBT)，外延层120厚度为20um至70um，根据导柱(pillar)横向间隔尺寸的不同(例如5um至15um)，电阻率范围0.5ohm至5ohm。
如图4，自第一表面S1图案化外延层120，形成第一沟槽T1。形成第一沟槽T1的工艺可以是干法刻蚀，第一沟槽T1的深度可以根据器件的击穿电压来决定。在一些实施例中，第一沟槽T1的纵向深度为20微米至60微米。
在上述形成第一沟槽T1的工艺中，干法刻蚀形成沟槽时可以采用带氧化物或氮化硅层及其组合作为掩膜层(Hard mask)，先图案化(例如刻蚀)掩膜层，然后再刻蚀形成沟槽。
在一些实施例中，第一沟槽T1的数量为多个，并且横向间隔设置。相邻第一沟槽T1的横向间隔尺寸为5微米至15微米。在一些实施例中，第一沟槽T1的纵向深度为20微米至60微米。
如图5和图6，在第一沟槽T1内填充形成具有第二导电类型的导柱130。形成导柱130可以采用选择性外延填充的方式，在第一沟槽T1的内填充P型单晶硅，形成导柱130。随后，可以采用化学机械研磨(Chemical Mechanical Polishing，CMP)等方法去除第一表面S1的多余P型单晶硅。之后，去除第一表面S1的掩膜层，湿法清洗第一表面S1。
在一些实施例中，在上述步骤得到的结构上对终端区域绝缘覆盖。例如，利用热氧化的方式生长二氧化硅等绝缘层，绝缘层的厚度为10千埃米至20千埃米，之后采用掩膜层定义有源区域，采用干法刻蚀或湿法刻蚀将二氧化硅等绝缘层在有源区域去除。
之后，如图7，在第一表面S1形成第二沟槽T2。在一些实施例中，在第一表面S1形成第二沟槽T2的同时，功率器件的制作方法还包括：在第一表面S1形成第三沟槽T3。第二沟槽T2用于容纳栅极。第三沟槽T3用于容纳冗余发射极。
在一些实施例中，采用掩膜层定义第二沟槽T2及第三沟槽T3。在一实施例中，第二沟槽T2的横向槽宽为0.3微米至1.0微米；在一实施例中，第二沟槽T2的纵向深度为3微米至7微米；在一实施例中，第三沟槽T3的横向槽宽为0.3微米至1.0微米；在一实施例中，第三沟槽T3的纵向深度为3微米至7微米。
在一些实施例中，第二沟槽T2与相邻第三沟槽T3之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽T3之间的横向间隔尺寸为1微米至3微米。
如图8，在第二沟槽T2的内壁形成第一绝缘层161。之后，在第二沟槽T2内形成栅极170。在一些实施例中，在第二沟槽T2的内壁形成第一绝缘层161的同时，功率器件的制作方法还包括：在第三沟槽T3的内壁形成第二绝缘层162。在一些实施例中，在第二沟槽T2内形成栅极170的同时，功率器件100的制作方法还包括：在第三沟槽T3内形成冗余发射极181。
在第二沟槽T2的内壁形成第一绝缘层161及在第三沟槽T3的内壁形成第二绝缘层162的过程可以是：对形成的第二沟槽T2的内壁、第三沟槽T3的内壁进行氧化，形成氧化层，其中氧化层的厚度为500埃米至1500埃米。
在第二沟槽T2内形成栅极170及在第三沟槽T3内形成冗余发射极181的过程可以是：在第二沟槽T2及第三沟槽T3内填充多晶硅，随后利用干法刻蚀进行回刻，将第二沟槽T2之外、第三沟槽T3之外的多晶硅去除。
如图9，在第一表面S1进行第二导电类型的掺杂，形成体区140。第二导电类型例如是P型。形成体区140的工艺例如是P型导电离子注入，并进行推结。体区140的推结结深根据第二沟槽T2的纵向深度调整，P型导电离子的注入剂量根据阈值电压要求调整。
如图10，在体区140的朝向衬底110侧进行高能粒子注入，形成位于体区140与导柱130之间的隔离层150，隔离层150配置为第一导电类型，隔离层150的掺杂浓度大于漂移层121的掺杂浓度。
在体区140的朝向衬底110侧进行高能粒子注入步骤中，高能粒子注入的注入粒子例如是磷、氢等N型掺杂粒子。在一些实施例中，高浓度N型掺杂粒子可以只在有源区域注入，在终端区域不进行注入。
在一些实施例中，在体区140的朝向衬底110侧进行高能粒子注入的步骤中，注入深度为2um至6um。该注入深度在体区140之下、第二沟槽T2及第三沟槽T3的纵向深度范围内。
在一些实施例中，在体区140的朝向衬底110侧进行高能粒子注入的步骤中，高能粒子注入的注入剂量为1e12原子每平方厘米至5e13原子每平方厘米。注入后，N型隔离层150采用快速热退火(rapid thermal annealing，RTA)、快速热处理(Rapid ThermalProcessing，RTP)或炉管工艺在800℃至1100℃的温度下退火。
如图11，围绕于第二沟槽T2的横向的至少部分周边、在体区140的背离衬底110的表面进行第一导电类型的重掺杂，得到发射区182。例如，采用离子注入的方式在体区140的背离衬底110的表面进行N型重掺杂，得到N型重掺杂的发射区182。
如图12，形成覆盖第一表面S1的第三绝缘层163。第三绝缘层163包括一层或多层氧化膜层，氧化膜层可以是二氧化硅(SiO2)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、或硼磷硅玻璃(BPSG)中的至少一种。第三绝缘层163总厚度为5千埃米至11千埃米。
如图13，图案化第三绝缘层163，形成接触孔CH。在一些实施例中，采用掩膜层定义接触孔，之后进行接触孔干法刻蚀或干法和湿法结合刻蚀，得到接触孔CH。接触孔CH使得发射区182、体区140的部分表面暴露。在一些实施例中，接触孔CH还使得冗余发射极181的部分表面暴露。
如图14，在一些实施例中，在体区140的选择性区域进行第二导电类型的重掺杂，得到接触区183。例如，在接触孔CH对应区域的体区140以离子注入的方式进行P型重掺杂，得到P型重掺杂的接触区183。在其它一些实施例中，也可以在形成接触孔CH之前进行选择性离子注入，形成第二导电类型重掺杂的接触区183，以用于改善闩锁效应。
之后，如图15，在第三绝缘层163上形成发射极互连191。发射极互连191通过接触孔CH与发射区182、接触区183耦合。在一些实施例中，发射极互连191还通过接触孔CH与冗余发射极181耦合。
发射极互连191可以是金属等导体材质，在一个示例中，可以在接触孔CH内先淀积钨，之后进行化学机械研磨形成钨塞后再淀积铝形成互连。在又一个示例中，可以直接在接触孔CH内及第三绝缘层163上淀积铝形成互连。
在一些实施例中，在形成图案化的发射极互连191的同时，还可以同时形成栅极互连及终端场板结构。
在一些实施例中，可以在导电的各互连结构上形成图案化的钝化层。
至此，完成对功率器件100的第一表面S1侧的大致工艺。
如图16，衬底110具有背离外延层120的第二表面S2，功率器件的制作方法还包括自衬底110的第二表面S2进行减薄，使得衬底110及外延层120的总厚度降低。在一些实施例中，衬底110及外延层120的总厚度为30微米至60微米。例如在600V超结IGBT中，衬底110及外延层120的总厚度为40微米至50微米。
如图17，功率器件的制作方法还包括在第二表面S2进行第二导电类型的掺杂，例如是进行P型掺杂。在一些实施例中，在第二表面S2进行硼等P型掺杂粒子的离子注入，退火，使得衬底110配置为P型掺杂。
之后，在第二表面S2形成集电极互连192。集电极互连192为图案化的导电材质，覆盖于衬底110的第二表面S2。
根据本发明实施例的功率器件100的制作方法，在体区140的朝向衬底110侧进行高能粒子注入，形成位于体区140与导柱130之间的隔离层150，并且使得隔离层150的掺杂浓度大于漂移层121的掺杂浓度，降低集电极与发射极之间的饱和电压，提高关断速度。
依照本发明如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (15)

1.一种功率器件，其特征在于，包括：
衬底；
外延层，位于所述衬底上，所述外延层包括漂移层，所述漂移层配置为第一导电类型；
导柱，配置为第二导电类型，所述导柱位于所述外延层内；
体区，配置为所述第二导电类型，所述体区位于所述外延层的背离所述衬底侧的表面；以及
隔离层，配置为所述第一导电类型，所述隔离层位于所述体区与所述导柱之间，所述隔离层的掺杂浓度大于所述漂移层的掺杂浓度。
2.根据权利要求1所述的功率器件，其特征在于，所述外延层设有第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽位于所述漂移层，用于容纳所述导柱，所述第二沟槽以及所述第三沟槽自所述外延层的背离所述衬底侧的表面沿纵向凹陷，所述第二沟槽纵向贯穿所述体区，
所述功率器件还包括：
绝缘层，覆盖所述外延层的背离所述衬底侧的表面及所述第二沟槽的内壁、所述第三沟槽的内壁；
栅极，位于所述第二沟槽内；以及
冗余发射极，位于所述第三沟槽内。
3.根据权利要求2所述的功率器件，其特征在于，所述第二沟槽沿纵向至少凹陷至所述隔离层，使得所述冗余发射极沿纵向至少延伸至所述隔离层。
4.根据权利要求2所述的功率器件，其特征在于，横向相邻的所述第二沟槽之间间隔设置有多个所述第三沟槽，
所述第二沟槽与相邻所述第三沟槽之间的横向间隔尺寸为1微米至3微米；和/或
相邻所述第三沟槽之间的横向间隔尺寸为1微米至3微米。
5.根据权利要求2任一项所述的功率器件，其特征在于，相邻所述第一沟槽的横向间隔尺寸为5微米至15微米。
6.根据权利要求2所述的功率器件，其特征在于，还包括：
发射区，配置为所述第一导电类型的重掺杂区，所述发射区位于所述体区的背离所述衬底侧的表面，并且围绕于所述第二沟槽的横向的至少部分周边；
接触区，配置为所述第二导电类型的重掺杂区，所述接触区位于所述体区；以及
发射极互连，位于所述绝缘层上，所述发射极互连经由贯穿所述绝缘层的接触孔与所述发射区、所述接触区以及所述冗余发射极耦合。
7.根据权利要求1所述的功率器件，其特征在于，所述衬底配置为所述第二导电类型，所述功率器件还包括：
集电极互连，与所述衬底耦合。
8.一种功率器件的制作方法，其特征在于，包括：
在衬底上形成外延层，所述外延层包括配置为第一导电类型的漂移层，所述外延层包括背离所述衬底的第一表面；
自所述第一表面图案化所述外延层，形成第一沟槽；
在所述第一沟槽内填充形成具有第二导电类型的导柱；
在所述第一表面进行所述第二导电类型的掺杂，形成体区；
在所述体区的朝向所述衬底侧进行高能粒子注入，形成位于所述体区与所述导柱之间的隔离层，所述隔离层配置为所述第一导电类型，所述隔离层的掺杂浓度大于所述漂移层的掺杂浓度。
9.根据权利要求8所述的功率器件的制作方法，其特征在于，所述在体区的朝向所述衬底侧进行高能粒子注入的步骤中，所述高能粒子注入的注入剂量为1e12原子每平方厘米至5e13原子每平方厘米。
10.根据权利要求8所述的功率器件的制作方法，其特征在于，相邻所述第一沟槽的横向间隔尺寸为5微米至15微米；
所述第一沟槽的纵向深度为20微米至60微米。
11.根据权利要求8所述的功率器件的制作方法，其特征在于，还包括：
在所述第一表面形成第二沟槽；
在所述第二沟槽的内壁形成第一绝缘层；
在所述第二沟槽内形成栅极，
其中，所述第二沟槽的横向槽宽为0.3微米至1.0微米；
其中，所述第二沟槽的纵向深度为3微米至7微米。
12.根据权利要求11所述的功率器件的制作方法，其特征在于，所述在所述第一表面形成第二沟槽的同时，所述功率器件的制作方法还包括：在所述第一表面形成第三沟槽，
所述在所述第二沟槽的内壁形成第一绝缘层的同时，所述功率器件的制作方法还包括：在所述第三沟槽的内壁形成第二绝缘层，
所述在所述第二沟槽内形成栅极的同时，所述功率器件的制作方法还包括：在所述第三沟槽内形成冗余发射极，
其中，所述第三沟槽的横向槽宽为0.3微米至1.0微米；
其中，所述第三沟槽的纵向深度为3微米至7微米。
13.根据权利要求12所述的功率器件的制作方法，其特征在于，所述第二沟槽与相邻所述第三沟槽之间的横向间隔尺寸为1微米至3微米；和/或
相邻所述第三沟槽之间的横向间隔尺寸为1微米至3微米。
14.根据权利要求11所述的功率器件的制作方法，其特征在于，还包括：
围绕于所述第二沟槽的横向的至少部分周边、在所述体区的背离所述衬底的表面进行所述第一导电类型的重掺杂，得到发射区；
形成覆盖所述第一表面的第三绝缘层；
图案化所述第三绝缘层，形成贯穿所述第三绝缘层的接触孔；
在所述体区的选择性区域进行所述第二导电类型的重掺杂，得到接触区；
在所述第三绝缘层上形成发射极互连，所述发射极互连通过所述接触孔与所述发射区、所述接触区耦合。
15.根据权利要求8所述的功率器件的制作方法，其特征在于，所述衬底具有背离所述外延层的第二表面，所述功率器件的制作方法还包括：
在所述第二表面进行所述第二导电类型的掺杂；
在所述第二表面形成集电极互连。
CN202010158090.2A 2020-03-09 2020-03-09 功率器件、功率器件的制作方法 Pending CN111370480A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010158090.2A CN111370480A (zh) 2020-03-09 2020-03-09 功率器件、功率器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010158090.2A CN111370480A (zh) 2020-03-09 2020-03-09 功率器件、功率器件的制作方法

Publications (1)

Publication Number Publication Date
CN111370480A true CN111370480A (zh) 2020-07-03

Family

ID=71212447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010158090.2A Pending CN111370480A (zh) 2020-03-09 2020-03-09 功率器件、功率器件的制作方法

Country Status (1)

Country Link
CN (1) CN111370480A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057879A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt器件及其制造方法
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法
CN108389901A (zh) * 2018-04-24 2018-08-10 四川大学 一种载流子存储增强型超结igbt
US20180248002A1 (en) * 2017-02-28 2018-08-30 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and a method of manufacturing a silicon carbide semiconductor device
CN211789024U (zh) * 2020-03-09 2020-10-27 瑞能半导体科技股份有限公司 功率器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057879A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt器件及其制造方法
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法
US20180248002A1 (en) * 2017-02-28 2018-08-30 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and a method of manufacturing a silicon carbide semiconductor device
CN108389901A (zh) * 2018-04-24 2018-08-10 四川大学 一种载流子存储增强型超结igbt
CN211789024U (zh) * 2020-03-09 2020-10-27 瑞能半导体科技股份有限公司 功率器件

Similar Documents

Publication Publication Date Title
US11094810B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5089284B2 (ja) 省スペース型のエッジ構造を有する半導体素子
US11393812B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7279770B2 (ja) 半導体装置
CN109075202B (zh) 半导体装置
CN100385679C (zh) 半导体器件及其制造方法
CN108604552B (zh) 半导体装置以及用于制造这种半导体装置的方法
US11955540B2 (en) Semiconductor device and production method
JP6454447B2 (ja) 半導体装置の製造方法
JP7056031B2 (ja) 半導体装置
KR100538603B1 (ko) 전계-효과 반도체 소자의 제조 방법
CN211789024U (zh) 功率器件
CN209496879U (zh) 半导体电子器件
CN113644108A (zh) 沟槽栅半导体器件及其制备方法
US20210134989A1 (en) Semiconductor device and method of manufacturing thereof
CN111370480A (zh) 功率器件、功率器件的制作方法
US6228698B1 (en) Manufacture of field-effect semiconductor devices
KR102062050B1 (ko) 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체
CN116632052B (zh) 一种沟槽栅igbt器件及其制备方法
CN111384149A (zh) 沟槽型igbt及其制备方法
US9960269B2 (en) Semiconductor device and method of manufacturing the same
CN115910779A (zh) 阶梯槽型绝缘栅双极型晶体管及其制备方法
CN116722027A (zh) 一种具有载流子存储层的超结igbt器件及其制造方法
CN115332263A (zh) 半导体器件的制造方法
CN116230740A (zh) 一种具有载流子存储层的超结igbt器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination