CN111384149A - 沟槽型igbt及其制备方法 - Google Patents

沟槽型igbt及其制备方法 Download PDF

Info

Publication number
CN111384149A
CN111384149A CN201811639334.8A CN201811639334A CN111384149A CN 111384149 A CN111384149 A CN 111384149A CN 201811639334 A CN201811639334 A CN 201811639334A CN 111384149 A CN111384149 A CN 111384149A
Authority
CN
China
Prior art keywords
gate
trench
groove
well region
shallow well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811639334.8A
Other languages
English (en)
Other versions
CN111384149B (zh
Inventor
朱辉
肖秀光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BYD Semiconductor Co Ltd
Original Assignee
BYD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BYD Co Ltd filed Critical BYD Co Ltd
Priority to CN201811639334.8A priority Critical patent/CN111384149B/zh
Publication of CN111384149A publication Critical patent/CN111384149A/zh
Application granted granted Critical
Publication of CN111384149B publication Critical patent/CN111384149B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了沟槽型IGBT及其制备方法，该沟槽型IGBT包括外延层和有源区，有源区从外延层的上表面向外延层中延伸，且包括至少一个元胞，每个所述元胞包括：第一沟槽、第二沟槽和第三沟槽；第一栅氧化层、第二栅氧化层和第三栅氧化层；第一栅极、第二栅极和第三栅极；第一分栅和第二分栅；第一浅阱区和第二浅阱区；第一接触区和第二接触区；第一发射极和第二发射极；间隔设置的第一绝缘介质层和第二绝缘介质层；深阱区，其中，深阱区的深度大于第一浅阱区和第二浅阱区的深度。该沟槽型IGBT具有较小的密勒电容和较好的开关特性的同时，反向耐压能力较好，EAS能力较好，且导通损耗较低。

Description

沟槽型IGBT及其制备方法
技术领域
本发明涉及半导体技术领域，具体的，涉及沟槽型IGBT及其制备方法。
背景技术
沟槽栅功率器件相比于平面栅功率器件具有较高的集成度以及较低的导通损耗，大量应用于绝缘栅金属-氧化层-半导体场效应晶体管(MOSFET)。分栅(split gate)MOSFET提出进一步降低了器件的导通损耗，并且还减小了器件的密勒电容，改善了器件的开关特性，在低压MOSFET应用中取得了很大的成功。在split gate MOSFET取得成功后，splitgate技术也相应的被一些公司及研发机构的研发人员应用于绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)中，如图1所示。不过目前split gate IGBT的反向阻断能力较差，无法满足中高压环境的使用要求，并且器件单脉冲雪崩击穿能力(Avalanche energy，single pulse；EAS)会比较差，导通损耗较高。
因而，目前的split gate IGBT仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种具有较好的开关特性、较小的密勒电容、良好的反向阻断能力、良好的EAS能力、良好的耐压能力或较低的导通损耗的沟槽型IGBT。
在本发明的一方面，本发明提供了一种沟槽型IGBT。根据本发明的实施例，该沟槽型IGBT包括外延层和有源区，所述有源区从所述外延层的上表面向所述外延层中延伸，且包括至少一个元胞，每个所述元胞包括：第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽从左至右间隔设置在所述外延层的上表面上；第一栅氧化层、第二栅氧化层和第三栅氧化层，所述第一栅氧化层、所述第二栅氧化层和所述第三栅氧化层分别设置在所述第一沟槽、所述第二沟槽和所述第三沟槽的内壁上，其中，所述第一栅氧化层的左右两侧的内壁的上端分别设置有向上延伸的第一限位部和第二限位部，所述第一限位部和所述第二限位部分别和所述第一栅氧化层左右两侧的内壁的上端限定出第一分栅槽和第二分栅槽；第一栅极、第二栅极和第三栅极，所述第一栅极、所述第二栅极和所述第三栅极分别填充在所述第一沟槽、所述第二沟槽和所述第三沟槽中；第一分栅和第二分栅，所述第一分栅和所述第二分栅分别填充在所述第一分栅槽和所述第二分栅槽中；第一浅阱区和第二浅阱区，所述第一浅阱区和所述第二浅阱区分别设置在所述第一沟槽的左右两侧；第一接触区和第二接触区，所述第一接触区从所述第一浅阱区的上表面向所述第一浅阱区中延伸，且位于所述第一浅阱区中的左侧，所述第二接触区从所述第二浅阱区的上表面向所述第二浅阱区中延伸，且位于所述第二浅阱区中的右侧；第一发射极和第二发射极，所述第一发射极设置在所述第一浅阱区和部分所述第一接触区暴露的上表面上，所述第二发射极设置在所述第二浅阱区和部分所述第二接触区暴露的上表面上；间隔设置的第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层设置在所述第一发射极、部分所述第一栅氧化层、所述第一分栅、所述第一限位部和部分所述第一栅极的上表面上，所述第二绝缘介质层设置在所述第二发射极、部分所述第一栅氧化层、所述第二分栅、所述第二限位部和部分所述第一栅极的上表面上；深阱区，所述深阱区设置在所述第二沟槽和所述第三沟槽之间，且所述深阱区的深度大于所述第一浅阱区和所述第二浅阱区的深度。发明人发现，该沟槽型IGBT具有较小的密勒电容和较好的开关特性的同时，通过设置深阱区和浅阱区，使得沟槽型IGBT在反向偏压时耗尽层比较平整，反向耐压能力较好，可满足中高压的应用需求，且反向偏压时能够依靠PN结承受耐压，EAS能力较好；另外，栅极可以作为电荷阻挡层，进而可提高沟槽型IGBT表面的少数载流子的堆积，同时沟道位于浅阱区中，沟道比较短，有比较小的沟道电阻，从而能够明显降低导通损耗。
在本发明的另一方面，本发明提供了一种制备前面所述的沟槽型IGBT的方法。根据本发明的实施例，该方法包括：在外延层的上表面上形成第一沟槽、第二沟槽和第三沟槽；在所述第二沟槽和所述第三沟槽之间形成深阱区；分别在所述第一沟槽、所述第二沟槽和所述第三沟槽的内壁上形成第一栅氧化层、第二栅氧化层和第三栅氧化层；分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一栅极、第二栅极和第三栅极；分别在所述第一沟槽的左右两侧形成第一浅阱区和第二浅阱区，所述第一浅阱区和所述第二浅阱区沿所述外延层的上表面向所述外延层中延伸；分别在所述第一栅极上端的左右两侧形成第四沟槽和第五沟槽，并在所述第四沟槽和第五沟槽的内壁上形成氧化层，以形成第一分栅槽和第二分栅槽，其中，所述第四沟槽左侧内壁与所述第五沟槽右侧内壁上的所述氧化层构成部分所述第一栅氧化层，所述第四沟槽底部和右侧内壁与所述第五沟槽底部和左侧内壁上的所述氧化层分别构成第一限位部和第二限位部；分别在所述第一分栅槽和所述第二分栅槽中形成第一分栅和第二分栅；分别在所述第一浅阱区和所述第二浅阱区中形成第一发射极和第二发射极，所述第一发射极和所述第二发射极分别沿所述第一浅阱区和所述第二浅阱区的上表面向所述第一浅阱区和所述第二浅阱区中延伸；在所述第一发射极、部分所述第一栅氧化层、所述第一分栅、所述第一限位部和部分所述第一栅极的上表面上形成第一绝缘介质层，在所述第二发射极、部分所述第一栅氧化层、所述第二分栅、所述第二限位部和部分所述第一栅极的上表面上形成第二绝缘介质层；对未被所述第一绝缘介质层和所述第二绝缘介质层覆盖的所述第一发射极、所述第一栅极、所述第二发射极、所述第一栅氧化层、所述第二栅极、所述深阱区、所述第三栅氧化层和所述第三栅极进行刻蚀处理，使所述第一浅阱区和所述第二浅阱区暴露；分别在暴露的所述第一浅阱区和所述第二浅阱区中形成第一接触区和第二接触区，所述第一接触区和所述第二接触区分别沿所述第一浅阱区和所述第二浅阱区的上表面向所述第一浅阱区和所述第二浅阱区中延伸。发明人发现，该方法操作步骤简单、方便，与现有工艺兼容性高，且获得的IGBT具有良好的反向耐压性、较低的导通损耗和较好的EAS能力。
附图说明
图1是现有沟槽型IGBT的剖面结构示意图。
图2至图15是制备沟槽型IGBT的方法的流程示意图。
附图标记：
101：集电极 102：衬底 103：外延层 104：栅氧化层 105：栅极 106：分栅 107：阱区 108：发射极 109：绝缘介质层 110：接触区 111：发射极金属 301：衬底 302：外延层303：场氧化层 304深阱区 305：氮化硅层 3061：第一栅氧化层 3062：第二栅氧化层 3063：第三栅氧化层 3071：第一栅极 3072：第二栅极 3073：第三栅极 3081：第一浅阱区 3082：第二浅阱区 309：氮化硅层 3101：第一分栅 3102：第二分栅 3111：第一发射极 3112：第二发射极 3121：第一绝缘介质层 3122：第二绝缘介质层 3131：第一接触区 3132：第二接触区 314：发射极金属 315：集电极 31：第一限位部 32：第二限位部 33：第一分栅槽 34：第二分栅槽 1：第一沟槽 2：第二沟槽 3：第三沟槽 4：第四沟槽 5：第五沟槽 100：有源区20：元胞
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
本发明是基于发明人的以下发现和认识而完成的：
发明人研究过程中发现，相关技术中split gate IGBT的反向阻断能力和EAS能力较差，一方面是因为阱区的结深相比于深沟槽很浅，因此当器件处于反向偏压时电场主要集中于深沟槽底部；另一方面是因为阱区结深较浅，沟道比较短，为了提高器件的短路能力，沟道密度需要做小，使得深沟槽间的间距比较大，耗尽层(即外延层)形貌高低差比较明显；并且深沟槽间的间距增大不利于正向导通时少子在器件正面积累，还影响了器件的导通损耗。针对上述问题，发明人进行了深入研究，发现在器件中设置深阱区，可以明显改善反向阻断能力和EAS能力，同时还可以降低导通损耗。
有鉴于此，在本发明的一方面，本发明提供了一种沟槽型IGBT。根据本发明的实施例，参照图15，该沟槽型IGBT包括外延层302和有源区100，所述有源区10从所述外延层302的上表面向所述外延层302中延伸，且包括至少一个元胞20，每个所述元胞20包括：第一沟槽1、第二沟槽2和第三沟槽3，所述第一沟槽1、所述第二沟槽2和所述第三沟槽3从左至右间隔设置在所述外延层302的上表面上；第一栅氧化层3061、第二栅氧化层3062和第三栅氧化层3063，所述第一栅氧化层3061、所述第二栅氧化层3062和所述第三栅氧化层3063分别设置在所述第一沟槽1、所述第二沟槽2和所述第三沟槽3的内壁上，其中，所述第一栅氧化层3061的左右两侧的内壁的上端分别设置有向上延伸的第一限位部31和第二限位部32，所述第一限位部31和所述第二限位部32分别和所述第一栅氧化层3061左右两侧的内壁的上端限定出第一分栅槽33和第二分栅槽34；第一栅极3071、第二栅极3072和第三栅极3073，所述第一栅极3071、所述第二栅极3072和所述第三栅极3073分别填充在所述第一沟槽1、所述第二沟槽2和所述第三沟槽3中；第一分栅3101和第二分栅3102，所述第一分栅3101和所述第二分栅3102分别填充在所述第一分栅槽33和所述第二分栅槽34中；第一浅阱区3081和第二浅阱区3082，所述第一浅阱区3081和所述第二浅阱区3082分别设置在所述第一沟槽1的左右两侧；第一接触区3131和第二接触区3132，所述第一接触区3131从所述第一浅阱区3081的上表面向所述第一浅阱区3081中延伸，且位于所述第一浅阱区3081中的左侧，所述第二接触区3132从所述第二浅阱区3082的上表面向所述第二浅阱区3082中延伸，且位于所述第二浅阱区3082中的右侧；第一发射极3111和第二发射极3112，所述第一发射极3111设置在所述第一浅阱区3081和部分所述第一接触区3131暴露的上表面上，所述第二发射极3112设置在所述第二浅阱区3082和部分所述第二接触区3132暴露的上表面上；间隔设置的第一绝缘介质层3121和第二绝缘介质层3122，所述第一绝缘介质层3121设置在所述第一发射极3111、部分所述第一栅氧化层3061、所述第一分栅3101、所述第一限位部31和部分所述第一栅极3071的上表面上，所述第二绝缘介质层3122设置在所述第二发射极3112、部分所述第一栅氧化层3061、所述第二分栅3102、所述第二限位部32和部分所述第一栅极3071的上表面上；深阱区304，所述深阱区304设置在所述第二沟槽2和所述第三沟槽3之间，且所述深阱区304的深度H1大于所述第一浅阱区的深度和所述第二浅阱区的深度。发明人发现，该沟槽型IGBT具有较小的密勒电容和较好的开关特性的同时，通过设置深阱区和浅阱区，使得沟槽型IGBT在反向偏压时耗尽层比较平整，反向耐压能力较好，可满足中高压的应用需求，且反向偏压时能够依靠PN结承受耐压，EAS能力较好；另外，栅极可以作为电荷阻挡层，进而可提高沟槽型IGBT表面的少数载流子的堆积，同时沟道位于浅阱区中，沟道比较短，有比较小的沟道电阻，从而能够明显降低导通损耗。
根据本发明的实施例，外延层可以为沟槽型IGBT提供足够的纵向耐压能力，起保证沟槽型IGBT耐压的目的。外延层的材质可以为掺杂硅、掺杂碳化硅等，具体可以为轻掺杂硅、轻掺杂碳化硅，一些具体实施例中，掺杂浓度可以为2×1013㎝-3～2×1014㎝-3，如2×1013㎝-3、3×1013㎝-3、4×1013㎝-3、5×1013㎝-3、6×1013㎝-3、7×1013㎝-3、8×1013㎝-3、9×1013㎝-3、1×1014㎝-3、2×1014㎝-3等。
根据本发明的实施例，第一沟槽、第二沟槽和第三沟槽的深度可以相同，具体可以为5微米～20微米，如5微米、6微米、7微米、8微米、9微米、10微米、11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、19微米、20微米等。由此，有利于使得沟槽型IGBT具有较低的导通损耗、较小的密勒电容和较好的开关特性。
根据本发明的实施例，第一栅氧化层、第二栅氧化层、第三栅氧化层、第一限位部和第二限位部的材质可以为二氧化硅，厚度可以为150nm～400nm，如150nm、200nm、250nm、300nm、350nm、400nm等。由此，栅氧化层(包括第一栅氧化层、第二栅氧化层和第三栅氧化层)和限位部(包括第一限位部和第二限位部)可以起隔离保护分栅和深槽栅的目的，保证沟槽型IGBT具有良好的使用性能。
根据本发明的实施例，第一栅极、第二栅极、第三栅极、第一分栅和第二分栅的材质可以为掺杂多晶硅，一些具体实施例中，掺杂浓度可以为1×1021㎝-3～1×1025㎝-3，如1×1021㎝-3、5×1021㎝-3、1×1022㎝-3、5×1022㎝-3、1×1023㎝-3、5×1023㎝-3、1×1024㎝-3、5×1024㎝-3、1×1025㎝-3等。由此，具有较好的导电性能，且材料来源广泛、易得，另外，栅极所形成的材料重掺杂的D-poly具有金属的强导电性特性，可以替代金属与栅氧化层和浅阱区形成金属-氧化层-半导体(MOS)结构，MOS结构在器件中起开关作用，是器件工作的主要特性。
根据本发明的实施例，第一浅阱区和第二浅阱区可以是通过对外延层进行离子注入形成的，第一浅阱区的宽度W1和第二浅阱区的宽度W2可以分别为0.6微米～1微米，如0.6微米、0.7微米、0.8微米、0.9微米、1.0微米等。由此，可以在不提高开关损耗的基础上降低沟槽型IGBT导通损耗，且上述宽度范围可以使得沟槽型IGBT在反向偏压时耗尽层比较平整，沟槽型IGBT的反向耐压能力可满足中高压的应用需求。
根据本发明的实施例，第一接触区、第二接触区、第一发射极和第二发射极也可以是通过对外延层进行离子注入形成的，其中，第一接触区、第二接触区、第一发射极和第二发射极的掺杂浓度可以分别为1×1019㎝-3～1×1022㎝-3，如1×1019㎝-3、5×1019㎝-3、1×1020㎝-3、5×1020㎝-3、1×1021㎝-3、5×1021㎝-3、1×1022㎝-3等。由此，发射极能够在器件正常工作时为器件正常工作提供电子电流，接触区位于发射极金属与浅阱区之间，可以起降低阱区接触电阻以及提高沟槽型IGBT抗闩锁能力的作用。
根据本发明的实施例，第一绝缘介质层和第二绝缘层间隔设置，在第一绝缘介质层和第二绝缘层之间的间隙处第一栅极暴露出来，第一绝缘介质层和第二绝缘层的材质可以为二氧化硅、氮化硅等等。由此，具有较好的绝缘性能，且材料来源广泛，易得，成本较低。
根据本发明的实施例，所述深阱区的深度H1与所述第一沟槽、第二沟槽和所述第三沟槽的深度相同。由此，可以进一步提高耗尽层的平整度，更好的的改善沟槽型IGBT的反向阻断性能和EAS能力。根据本发明的实施例，所述深阱区的掺杂浓度可以为1×1017㎝-3～1×1021㎝-3，如1×1017㎝-3、5×1017㎝-3、1×1018㎝-3、5×1018㎝-3、1×1019㎝-3、5×1019㎝-3、1×1020㎝-3、5×1020㎝-3、1×1021㎝-3等。由此，沟槽型IGBT的反向阻断性能和EAS能力能够进一步提高，同时还可以大大降低导通损耗。
根据本发明的实施例，参照图15，该沟槽型IGBT还包括发射极金属314，所述发射极金属314设置在所述第一接触区3131、所述第一发射极3111、所述第一绝缘介质层3121、所述第一栅极3071、所述第二绝缘介质层3122、所述第二发射极3112、所述二接触区3132、所述第二栅氧化层3062、所述第二栅极3072、所述深阱区304、所述第三栅氧化层3063和所述第三栅极3073的上表面上。由此，栅极(包括第一栅极、第二栅极和第三栅极)连接到发射极金属，电位为零电位，当沟槽型IGBT反向偏压时，两个栅极之间、浅阱区(包括第一浅阱区和第二浅阱区)下方区域很容易就被完全耗尽，因此这部分区域的电阻率可以做到很小，从而可以降低沟槽型IGBT的导通损耗；另外，深阱区直接跟发射极金属接触，形成一个反向耐压PN结，在沟槽型IGBT反向耐压时起保证沟槽型IGBT耐压能力的作用，同时提高了沟槽型IGBT的EAS能力，在反向导通时空穴电流可以从深阱区通过，可以为沟槽型IGBT导通的空穴电流新增加一个损耗较小的通路，提高了器件反向导通能力，因此器件导通以及开关过程中空穴电流的损耗可以明显降低，进而有效降低导通损耗，另外深阱区的应用还可以使得“沟槽型IGBT设计时可以通过调整元胞尺寸以满足短路能力的要求而不影响其耐压能力”，同时还可以减小密勒电容、提高开关特性。另外，发射极和接触区与发射极金属形成欧姆接触，可以有效提高沟槽型IGBT的接触性能，降低接触电阻。
根据本发明的实施例，发射极金属的具体材质可以为金、银、铜等。由此，具有较好的导电性能，使得沟槽型IGBT的使用性能较好。
根据本发明的实施例，参照图15，该沟槽型IGBT还可以包括衬底301和集电极315，衬底301设置在外延层302的下表面上，集电极315设置在所述衬底301的下表面上。由此，可以有效发挥沟槽型IGBT的功能。
根据本发明的实施例，衬底(即截止层)可以截止沟槽型IGBT内部电场，防止电场穿通集电极，另外可以优化沟槽型IGBT的软度、少数载流子注入效率。衬底的材质可以为掺杂硅衬底、掺杂氮化硅衬底等，一些具体实施例中，衬底可以为轻掺杂硅衬底、轻掺杂氮化硅衬底等，具体的掺杂浓度可以为2×1014㎝-3～5×1015㎝-3，如2×1014㎝-3、3×1014㎝-3、4×1014㎝-3、5×1014㎝-3、6×1014㎝-3、7×1014㎝-3、8×1014㎝-3、9×1014㎝-3、1×1015㎝-3、2×1015㎝-3、3×1015㎝-3、4×1015㎝-3、5×1015㎝-3等。
根据本发明的实施例，集电极的材质可以为金、银、铜等。由此，具有较好的导电性能，使得沟槽型IGBT的使用性能较好。
在本发明的另一些实施例中，该沟槽型IGBT可以不额外设置衬底301，外延层302复用为衬底，在本发明的另一些实施例中，可以对外延层302的下表面进行背面H注入，使得注入H的部分外延层302构成衬底301。
需要说明的是，本文中对沟槽型IGBT的结构描述均是按照剖面结构示意图进行的，相应的平面结构为条状结构，以深阱区304为例，其完整结构为垂直纸面向里延伸的条形，其他结构与深阱区类似。
在本发明的另一方面，本发明提供了一种制备前面所述的沟槽型IGBT的方法。根据本发明的实施例，参照图2-图15，该方法包括以下步骤：
S2：在所述外延层302的上表面上形成第一沟槽1、第二沟槽2和第三沟槽3，结构示意图参照图4。
根据本发明的实施例，形成上述沟槽的具体方法可以为刻蚀，具体可以为干法刻蚀。具体的，可以先在外延层的上表面上淀积一层厚度为100nm～200nm的氮化硅305，然后在氮化硅层上方形成光刻胶，依次对光刻胶进行曝光和显影，之后对未被光刻胶覆盖的氮化硅进行刻蚀以将相应位置处的氮化硅去除，然后去除光刻胶，得到图案化的氮化硅305，然后以图案化的氮化硅作为形成沟槽的掩膜版，对外延层进行刻蚀，形成上述沟槽，然后去除图案化的氮化硅305。
根据本发明的实施例，由于干法刻蚀形成的沟槽的表面缺陷比较多，在形成上述沟槽后，可以在沟槽的内壁上生长一层牺牲氧化层，然后通过湿法刻蚀去除上述牺牲氧化层。由此，沟槽内壁的表面缺陷可以有效被修复，沟槽内壁的质量明显提高。
根据本发明的实施例，该沟槽型IGBT还包括衬底，一些具体实施例中，上述方法还可以包括以下步骤：S1：在形成第一沟槽1、第二沟槽2和第三沟槽3之前，在衬底301的上表面上形成外延层302，结构示意图参照图2。具体的，该步骤中可以通过沉积方法形成外延层，例如包括但不限于化学气相沉积和物理气相沉积等，具体如金属有机化合物化学气相沉淀(MOCVD)等。由此，工艺成熟，操作简单、方便，且形成的外延层中的掺杂浓度分布更加均匀，器件使用性能更佳。另一些具体实施例中，衬底301可以通过对外延层302的下表面进行H离子注入形成，该H离子注入步骤可以在形成第一沟槽1、第二沟槽2和第三沟槽3之前进行，也可以在形成有源区和发射极金属之后再进行，具体可根据实际情况灵活选择。
S3：在所述第二沟槽2和所述第三沟槽3之间形成深阱区304，结构示意图参照图5。
根据本发明的实施例，该步骤中可以通过对外延层进行离子注入和推结处理形成深阱区304，具体的离子注入和推结处理的具体操作和步骤可以为常规操作，本领域技术人员可以根据实际需要灵活选择。
在本发明的一些实施例中，参照图3至图5，可以在形成上述沟槽之前，在外延层的上表面上形成厚度为800nm～1500nm的场氧化层303，然后将与深阱区的位置相对应的场氧化层通过刻蚀等方法去除，然后以刻蚀后的场氧化层303作为掩膜版对外延层进行离子注入，得到预驱入区3041，然后在形成上述沟槽之后，再对上述预驱入区3041进行推结处理，得到深阱区304。其中，在一些具体实施例，可以在刻蚀上述沟槽并在沟槽内壁形成牺牲氧化层之后进行推结处理，然后再去除牺牲氧化层。由此，获得的产品品质较好。
S4：分别在所述第一沟槽1、所述第二沟槽2和所述第三沟槽3的内壁上形成第一栅氧化层3071、第二栅氧化层3072和第三栅氧化层3073，结构示意图参照图6。
根据本发明的实施例，该步骤中，可以通过沉积的方法或者热氧化生长法形成上述栅氧化层，具体的操作步骤和参数本领域技术人员可以根据实际需要选择。
S5：分别在所述第一沟槽1、所述第二沟槽2和所述第三沟槽3中形成第一栅极3071、第二栅极3072和第三栅极3072，结构示意图参照图7。
根据本发明的实施例，该步骤中可以通过淀积的方法形成上述栅极(或称深槽栅)，具体可以为物理气相沉积或化学气相沉积等等，具体步骤和参数本领域技术人员可以根据实际需要灵活选择。
S6：分别在所述第一沟槽1的左右两侧形成第一浅阱区3081和第二浅阱区3082，所述第一浅阱区3081和所述第二浅阱区3082沿所述外延层302的上表面向所述外延层302中延伸，结构示意图参照图8。
根据本发明的实施例，浅阱区3081和第二浅阱区3082是通过对外延层302进行离子注入和推结处理形成的，具体的，可以采用自对准离子注入工艺进行。
S7：分别在所述第一栅极3071上端的左右两侧形成第四沟槽4和第五沟槽5，并在所述第四沟槽4和第五沟槽5的内壁上形成氧化层6，以形成第一分栅槽33和第二分栅槽34，其中，所述第四沟槽4左侧内壁与所述第五沟槽5右侧内壁上的所述氧化层6构成部分所述第一栅氧化层3061，所述第四沟槽4底部和右侧内壁与所述第五沟槽5底部和左侧内壁上的所述氧化层6分别构成第一限位部31和第二限位部32，结构示意图参照图9和图10。
根据本发明的实施例，该步骤中，可以先在外延层302的上表面上淀积厚度为100nm～200nm的氮化硅，然后在氮化硅层上方形成光刻胶，依次对光刻胶进行曝光和显影，之后对未被光刻胶覆盖的氮化硅进行刻蚀以将相应位置处的氮化硅去除，然后去除光刻胶，得到图案化的氮化硅309，然后以图案化的氮化硅309作为形成第四沟槽和第五沟槽的掩膜版，对栅氧化层和栅极进行刻蚀，形成上述第四沟槽和第五沟槽，然后去除图案化氮化硅309。
根据本发明的实施例，该步骤中，可以通过沉积的方法或者热氧化生长法形成上述氧化层，具体的操作步骤和参数本领域技术人员可以根据实际需要选择。
S8：分别在所述第一分栅槽33和所述第二分栅槽34中形成第一分栅3101和第二分栅3102，结构示意图参照图11。
根据本发明的实施例，该步骤中可以通过淀积的方法形成上述分栅(包括第一分栅和第二分栅)，具体可以为物理气相沉积或化学气相沉积等等，具体步骤和参数本领域技术人员可以根据实际需要灵活选择。
S9：分别在所述第一浅阱区3081和所述第二浅阱区3082中形成第一发射极3111和第二发射极3112，所述第一发射极3111和所述第二发射极3112分别沿所述第一浅阱区3081和所述第二浅阱区3082的上表面向所述第一浅阱区3081和所述第二浅阱区3082中延伸，结构示意图参照图12。
根据本发明的实施例，根据本发明的实施例，第一发射极3111和第二发射极3112是通过离子注入和高温激活形成的，具体的，可以采用自对准离子注入工艺后进行高温激活处理。
S10：在所述第一发射极3111、部分所述第一栅氧化层3061、所述第一分栅3101、所述第一限位部31和部分所述第一栅极3071的上表面上形成第一绝缘介质层3121，在所述第二发射极3112、部分所述第一栅氧化层3061、所述第二分栅3102、所述第二限位部32和部分所述第一栅极3071的上表面上形成第二绝缘介质层3122，结构示意图参照图13。
根据本发明的实施例，该步骤中，可以通过淀积的方法形成上述第一绝缘介质层和第二绝缘介质层，具体可以为物理气相沉积或化学气相沉积等等，具体步骤和参数本领域技术人员可以根据实际需要灵活选择。一些具体实施例中，可以先形成整层的绝缘层，然后通过光刻等工艺对绝缘层进行图案化，并进行高温回流处理，得到第一绝缘介质层和第二绝缘介质层。
S11：对未被所述第一绝缘介质层3121和所述第二绝缘介质层3122覆盖的所述第一发射极3111、所述第一栅极3071、所述第二发射极3122、所述第一栅氧化层3061、所述第二栅极3072、所述深阱区304、所述第三栅氧化层3063和所述第三栅极3073进行刻蚀处理，使所述第一浅阱区3081和所述第二浅阱区3082暴露，结构示意图参照图13。
根据本发明的实施例，该步骤中，以第一绝缘介质层3121和所述第二绝缘介质层3122作为掩膜版进行刻蚀处理，刻蚀深度可以为0.3微米～0.6微米，如0.3微米、0.4微米、0.5微米、0.6微米等。
S12：分别在暴露的所述第一浅阱区3081和所述第二浅阱区3082中形成第一接触区3131和第二接触区3132，所述第一接触区3131和所述第二接触区3132分别沿所述第一浅阱区3081和所述第二浅阱区3082的上表面向所述第一浅阱区3081和所述第二浅阱区3082中延伸，结构示意图参照图14。
根据本发明的实施例，该步骤中，第一接触区3131和第二接触区3132是通过离子注入和高温激活形成的，具体的，可以采用自对准离子注入工艺后进行高温激活处理。
根据本发明的实施例，该方法还包括：
S13：在所述第一接触区3131、所述第一发射极3111、所述第一绝缘介质层3121、所述第一栅极3071、所述第二绝缘介质层3122、所述第二发射极3112、所述二接触区3132、所述第二栅氧化层3062、所述第二栅极3072、所述深阱区304、所述第三栅氧化层3063和所述第三栅极3073的上表面上形成发射极金属314，结构示意图参照图15。
根据本发明的实施例，该步骤中，可以通过淀积的方法形成上述发射极金属314，具体可以为物理气相沉积或化学气相沉积等等，具体步骤和参数本领域技术人员可以根据实际需要灵活选择。
S14：在所述衬底301的下表面上形成集电极315，结构示意图参照图15。
根据本发明的一些实施例，集电极的材质可以为金属，则可以通过淀积的方法形成上述集电极315，具体可以为物理气相沉积或化学气相沉积等等，具体步骤和参数本领域技术人员可以根据实际需要灵活选择。根据本发明的另一些实施例，集电极可以对衬底的下表面进行掺杂处理形成的，具体的，可以先将衬底进行背面减薄处理，然后对衬底的下表面进行离子注入(注入硼离子胡或其他离子)，使得衬底下表面一定深度内导电性能显著提高，从而该部分掺杂后的衬底形成集电极315。
发明人发现，该方法操作步骤简单、方便，与现有工艺兼容性高，且获得的IGBT具有良好的反向耐压性、较低的导通损耗和较好的EAS能力。
本领域技术人员可以理解，本发明的沟槽型IGBT中衬底、外延层和有源区中各部分结构的导电类型可以与根据常规沟槽型IGBT一致，一些具体实施例中，衬底、外延层、第一发射极和第二发射极的导电类型可以为n型导电，第一浅阱区、第二浅阱区、深阱区、第一接触区和第二接触区的导电类型可以为p型导电，通过对衬底进行离子注入的集电极的导电类型也可以为p型，其中，n型导电和p型导电的注入离子可以为常规n型导电和p型导电的注入离子，例如n型导电的注入离子包括但不限于氮(N)或磷(P)，而p型导电的注入离子包括但不限于铝(Al)或硼(B)等。
还需要说明的是，半导体领域中通常是形成外延层，然后通过对外延层进行一次或者多次离子注入或者掺杂等形成各结构，同一位置可能需要进行多次离子注入以使得外延层中不同深度处形成不同的结构，如上述方法中先对外延层进行离子注入形成第一浅阱区，然后再对已经形成第一浅阱区的外延层进行离子注入形成第一发射极和第一接触区，而在处理过程中，第一浅阱区的具体形状会有一定变化，本文中为了描述方便，将变化前后的相应部分均称为第一浅阱区，但本领域技术人员可以理解，其是根据处理工序和步骤的进行具有相应变化的，本文中其他类似情况均同此。
根据本发明实施例的沟槽型IGBT至少具有以下优点：
1、本发明通过设计深阱区以及宽度0.6微米-1微米的浅阱区，使得沟槽型IGBT在反向偏压时耗尽层比较平整，沟槽型IGBT的反向耐压能力可满足中高压的应用需求；
2、本发明的深阱区设计，反向偏压时能够依靠PN结承受耐压，因此沟槽型IGBT的EAS能力较好；
3、本发明沟道区对沟槽型IGBT反向耐压基本上没有影响，因此沟槽型IGBT设计时可以通过调整元胞尺寸以满足短路能力的要求而不影响其耐压能力；
4、本发明的深槽栅可以作为电荷阻挡层，提高沟槽型IGBT表面的少数载流子的堆积，降低沟槽型IGBT导通损耗；
5、本发明的深槽栅连接到发射极金属，电位为零电位，当沟槽型IGBT反向偏压时，两个深槽栅之间、浅阱区下方区域很容易就被完全耗尽，因此这部分区域的电阻率可以做到好小，降低沟槽型IGBT导通损耗；
6、本发明的沟道位于浅阱区中，沟道比较短，有比较小的沟道电阻，降低沟槽型IGBT导通损耗；
7、本发明的深阱区直接跟发射极金属接触，空穴电流可以从深阱区通过，而深阱区的掺杂浓度1E17-1E21，因此沟槽型IGBT导通以及开关过程中空穴电流的损耗降低；
8、本发明分栅结构设计具有较小的密勒电容和较好的开关特性。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (11)

1.一种沟槽型IGBT，其特征在于，包括外延层和有源区，所述有源区从所述外延层的上表面向所述外延层中延伸，且包括至少一个元胞，每个所述元胞包括：
第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽从左至右间隔设置在所述外延层的上表面上；
第一栅氧化层、第二栅氧化层和第三栅氧化层，所述第一栅氧化层、所述第二栅氧化层和所述第三栅氧化层分别设置在所述第一沟槽、所述第二沟槽和所述第三沟槽的内壁上，其中，所述第一栅氧化层的左右两侧的内壁的上端分别设置有向上延伸的第一限位部和第二限位部，所述第一限位部和所述第二限位部分别和所述第一栅氧化层左右两侧的内壁的上端限定出第一分栅槽和第二分栅槽；
第一栅极、第二栅极和第三栅极，所述第一栅极、所述第二栅极和所述第三栅极分别填充在所述第一沟槽、所述第二沟槽和所述第三沟槽中；
第一分栅和第二分栅，所述第一分栅和所述第二分栅分别填充在所述第一分栅槽和所述第二分栅槽中；
第一浅阱区和第二浅阱区，所述第一浅阱区和所述第二浅阱区分别设置在所述第一沟槽的左右两侧；
第一接触区和第二接触区，所述第一接触区从所述第一浅阱区的上表面向所述第一浅阱区中延伸，且位于所述第一浅阱区中的左侧，所述第二接触区从所述第二浅阱区的上表面向所述第二浅阱区中延伸，且位于所述第二浅阱区中的右侧；
第一发射极和第二发射极，所述第一发射极设置在所述第一浅阱区和部分所述第一接触区暴露的上表面上，所述第二发射极设置在所述第二浅阱区和部分所述第二接触区暴露的上表面上；
间隔设置的第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层设置在所述第一发射极、部分所述第一栅氧化层、所述第一分栅、所述第一限位部和部分所述第一栅极的上表面上，所述第二绝缘介质层设置在所述第二发射极、部分所述第一栅氧化层、所述第二分栅、所述第二限位部和部分所述第一栅极的上表面上；
深阱区，所述深阱区设置在所述第二沟槽和所述第三沟槽之间，且所述深阱区的深度大于所述第一浅阱区和所述第二浅阱区的深度。
2.根据权利要求1所述的沟槽型IGBT，其特征在于，还包括发射极金属，所述发射极金属设置在所述第一接触区、所述第一发射极、所述第一绝缘介质层、所述第一栅极、所述第二绝缘介质层、所述第二发射极、所述二接触区、所述第二栅氧化层、所述第二栅极、所述深阱区、所述第三栅氧化层和所述第三栅极的上表面上。
3.根据权利要求1所述的沟槽型IGBT，其特征在于，所述深阱区的深度与所述第一沟槽、所述第二沟槽和所述第三沟槽的深度相同。
4.根据权利要求1所述的沟槽型IGBT，其特征在于，所述第一沟槽、所述第二沟槽、所述第三沟槽和所述深阱区的深度分别为5微米～20微米。
5.根据权利要求1所述的沟槽型IGBT，其特征在于，所述深阱区的掺杂浓度为1×1017㎝-3～1×1021㎝-3。
6.根据权利要求1所述的沟槽型IGBT，其特征在于，所述第一浅阱区和所述第二浅阱区的宽度分别为0.6微米～1微米。
7.根据权利要求1所述的沟槽型IGBT，其特征在于，满足以下条件的至少之一：
所述外延层的掺杂浓度为2×1013㎝-3～2×1014㎝-3；
所述第一发射极、所述第二发射极、所述第一接触区和所述第二接触区的掺杂浓度分别为1×1019㎝-3～1×1022㎝-3；
所述第一栅极、所述第二栅极、所述第三栅极、所述第一分栅和所述第二分栅的材质为重掺杂多晶硅，且掺杂浓度为1×1021㎝-3～1×1025㎝-3。
8.一种制备权利要求1～7中任一项所述的沟槽型IGBT的方法，其特征在于，包括：
在外延层的上表面上形成第一沟槽、第二沟槽和第三沟槽；
在所述第二沟槽和所述第三沟槽之间形成深阱区；
分别在所述第一沟槽、所述第二沟槽和所述第三沟槽的内壁上形成第一栅氧化层、第二栅氧化层和第三栅氧化层；
分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一栅极、第二栅极和第三栅极；
分别在所述第一沟槽的左右两侧形成第一浅阱区和第二浅阱区，所述第一浅阱区和所述第二浅阱区沿所述外延层的上表面向所述外延层中延伸；
分别在所述第一栅极上端的左右两侧形成第四沟槽和第五沟槽，并在所述第四沟槽和第五沟槽的内壁上形成氧化层，以形成第一分栅槽和第二分栅槽，其中，所述第四沟槽左侧内壁与所述第五沟槽右侧内壁上的所述氧化层构成部分所述第一栅氧化层，所述第四沟槽底部和右侧内壁与所述第五沟槽底部和左侧内壁上的所述氧化层分别构成第一限位部和第二限位部；
分别在所述第一分栅槽和所述第二分栅槽中形成第一分栅和第二分栅；
分别在所述第一浅阱区和所述第二浅阱区中形成第一发射极和第二发射极，所述第一发射极和所述第二发射极分别沿所述第一浅阱区和所述第二浅阱区的上表面向所述第一浅阱区和所述第二浅阱区中延伸；
在所述第一发射极、部分所述第一栅氧化层、所述第一分栅、所述第一限位部和部分所述第一栅极的上表面上形成第一绝缘介质层，在所述第二发射极、部分所述第一栅氧化层、所述第二分栅、所述第二限位部和部分所述第一栅极的上表面上形成第二绝缘介质层；
对未被所述第一绝缘介质层和所述第二绝缘介质层覆盖的所述第一发射极、所述第一栅极、所述第二发射极、所述第一栅氧化层、所述第二栅极、所述深阱区、所述第三栅氧化层和所述第三栅极进行刻蚀处理，使所述第一浅阱区和所述第二浅阱区暴露；
分别在暴露的所述第一浅阱区和所述第二浅阱区中形成第一接触区和第二接触区，所述第一接触区和所述第二接触区分别沿所述第一浅阱区和所述第二浅阱区的上表面向所述第一浅阱区和所述第二浅阱区中延伸。
9.根据权利要求8所述的方法，其特征在于，形成所述深阱区的步骤包括：
在形成所述第一沟槽、所述第一沟槽和所述第三沟槽之前，在所述外延层中形成预驱入区，所述预驱入区从所述外延层的上表面向所述外延层中延伸；
在形成所述第一沟槽、所述第一沟槽和所述第三沟槽之后，且在形成所述第一栅氧化层、所述第二栅氧化层和所述第三栅氧化层之前，对所述预驱入区进行推结处理，以形成所述深阱区。
10.根据权利要求8所述的方法，其特征在于，所述刻蚀处理的刻蚀深度为0.3微米～0.6微米。
11.根据权利要求8所述的方法，其特征在于，还包括：
在所述第一接触区、所述第一发射极、所述第一绝缘介质层、所述第一栅极、所述第二绝缘介质层、所述第二发射极、所述二接触区、所述第二栅氧化层、所述第二栅极、所述深阱区、所述第三栅氧化层和所述第三栅极的上表面上形成发射极金属。
CN201811639334.8A 2018-12-29 2018-12-29 沟槽型igbt及其制备方法 Active CN111384149B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811639334.8A CN111384149B (zh) 2018-12-29 2018-12-29 沟槽型igbt及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811639334.8A CN111384149B (zh) 2018-12-29 2018-12-29 沟槽型igbt及其制备方法

Publications (2)

Publication Number Publication Date
CN111384149A true CN111384149A (zh) 2020-07-07
CN111384149B CN111384149B (zh) 2021-05-14

Family

ID=71216612

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811639334.8A Active CN111384149B (zh) 2018-12-29 2018-12-29 沟槽型igbt及其制备方法

Country Status (1)

Country Link
CN (1) CN111384149B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256342A (zh) * 2020-09-24 2022-03-29 比亚迪半导体股份有限公司 半导体元胞结构、igbt元胞结构、半导体结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
EP1032047B1 (en) * 1999-02-17 2010-09-22 Hitachi, Ltd. Semiconductor device and power converter using the same
CN102842502A (zh) * 2011-06-22 2012-12-26 中国科学院微电子研究所 绝缘栅双极晶体管及其制作方法
CN103872108A (zh) * 2012-12-07 2014-06-18 中国科学院微电子研究所 一种igbt结构及其制备方法
CN105914230A (zh) * 2016-05-06 2016-08-31 张家港凯思半导体有限公司 一种超低功耗半导体功率器件及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1032047B1 (en) * 1999-02-17 2010-09-22 Hitachi, Ltd. Semiconductor device and power converter using the same
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
CN102842502A (zh) * 2011-06-22 2012-12-26 中国科学院微电子研究所 绝缘栅双极晶体管及其制作方法
CN103872108A (zh) * 2012-12-07 2014-06-18 中国科学院微电子研究所 一种igbt结构及其制备方法
CN105914230A (zh) * 2016-05-06 2016-08-31 张家港凯思半导体有限公司 一种超低功耗半导体功率器件及制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256342A (zh) * 2020-09-24 2022-03-29 比亚迪半导体股份有限公司 半导体元胞结构、igbt元胞结构、半导体结构及其制备方法
WO2022063210A1 (zh) * 2020-09-24 2022-03-31 比亚迪半导体股份有限公司 半导体元胞结构、igbt元胞结构、半导体结构及其制备方法
EP4220733A4 (en) * 2020-09-24 2024-04-03 Byd Semiconductor Company Ltd SEMICONDUCTOR CELL STRUCTURE, IGBT CELL STRUCTURE AND MANUFACTURING METHOD THEREFOR AND SEMICONDUCTOR STRUCTURE

Also Published As

Publication number Publication date
CN111384149B (zh) 2021-05-14

Similar Documents

Publication Publication Date Title
US9209242B2 (en) Semiconductor device with an edge termination structure having a closed vertical trench
JP5565461B2 (ja) 半導体装置
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
US10903202B2 (en) Semiconductor device
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
US10622446B2 (en) Silicon carbide based power semiconductor device with low on voltage and high speed characteristics
CN110291620B (zh) 半导体装置及半导体装置的制造方法
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN110518058B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN104779289A (zh) 半导体装置
US8835935B2 (en) Trench MOS transistor having a trench doped region formed deeper than the trench gate
CN112201690A (zh) Mosfet晶体管
CN114823872A (zh) 一种全隔离衬底耐压功率半导体器件及其制造方法
CN108010964B (zh) 一种igbt器件及制造方法
CN110943124A (zh) Igbt芯片及其制造方法
US11264475B2 (en) Semiconductor device having a gate electrode formed in a trench structure
GB2607292A (en) Semiconductor device
CN111384149B (zh) 沟槽型igbt及其制备方法
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN111326584B (zh) 碳化硅mosfet及其制备方法
CN107634094B (zh) 一种绝缘栅双极性晶体管结构及其制造方法
CN101901751A (zh) 半导体元件及其制造方法
US20210134989A1 (en) Semiconductor device and method of manufacturing thereof
CN114530504A (zh) 一种高阈值SiC MOSFET器件及其制造方法
CN211789024U (zh) 功率器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210219

Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province

Applicant after: BYD Semiconductor Co.,Ltd.

Address before: 518118 BYD Road, Pingshan New District, Shenzhen, Guangdong 3009

Applicant before: BYD Co.,Ltd.

GR01 Patent grant
GR01 Patent grant