CN101901751A - 半导体元件及其制造方法 - Google Patents

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Abstract

半导体元件及其制造方法。涉及一种包括接触着落垫的半导体元件以及一种制造该半导体元件的方法。具有侧壁的槽在半导体材料中形成，而电介质材料在槽的侧壁上形成。导电材料在侧壁上形成并填充槽。多层电介质结构在槽内的导电材料之上形成，其中多层电介质材料包括一类夹在不同类电介质材料之间的电介质材料，以使得中间层电介质材料的刻蚀率不同于外层电介质材料的刻蚀率。去除中间层电介质材料的部分，并以导电材料替换，该导电材料结合槽中的导电材料的部分，形成接触着落垫。

Description

半导体元件及其制造方法
技术领域
本发明一般涉及半导体元件，且更具体地涉及具有槽(trench)的半导体元件。
背景技术
金属氧化物半导体场效应晶体管(“MOSFET”)是一种常见的功率开关器件。MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道区，以及邻近沟道区设置的栅结构。栅结构包括邻近沟道区设置并靠薄的电介质层与沟道区分隔开的导电栅电极层。当向栅结构施加足够强度的电压以将MOSFET器件置于开态时，在源区和漏区之间形成导电沟道区，从而允许电流流过该器件。当向栅施加的电压不足以引起沟道形成时，不流通电流，并且MOSFET器件处于关态。本领域技术人员应认识到，MOSFET可以是P沟道场效应晶体管、N沟道场效应晶体管、耗尽型器件等。
为了通过制成较小几何形状的半导体器件来降低成本，以及为了提高性能，半导体元件制造商已研发了在槽中制造场效应晶体管的栅结构、隔离区及进入硅中的深接触(deep contact)的技术。槽制成为光刻设备的最小容许几何形状(minimum capable geometry)，以最小化空间，并最小化填充和回蚀(etchback)槽开口所需的材料的量。因为槽处于其最小特征尺寸，所以难以对其制作接触。通常，使用掩模步骤来制作接触，该掩模步骤将槽-填充材料留作接触开口槽阻止垫(contact opening trench stop pad)。这种方式的缺点包括增加了半导体元件的成本、增加了制成半导体元件的芯片(chip)或裸片(die)的尺寸，并且对于较宽的槽几何形状，因为增加了留下的材料的量而导致半导体芯片的表面形态(topography)增加。
因此，拥有一种具有接触着落垫(contact landing pad)的半导体元件以及一种用于制造适合于小几何形状的半导体器件的接触着落垫的方法是有利的。对于半导体元件，更为有利的是可符合成本效益地制造。
附图说明
结合附图，阅读下面详细的说明，将更好地理解本发明，附图中同样的参考符号指示同样的构件，其中：
图1是根据本发明的实施方式的半导体元件在早期的制造阶段的剖视图；
图2是图1的半导体元件在较后的制造阶段的剖视图；
图3是图2的半导体元件在较后的制造阶段的剖视图；
图4是图3的半导体元件在较后的制造阶段的剖视图；
图5是图4的半导体元件在较后的制造阶段的剖视图；
图6是图5的半导体元件在较后的制造阶段的剖视图；
图7是图6的半导体元件在较后的制造阶段的剖视图；
图8是图7的半导体元件在较后的制造阶段的剖视图；
图9是图8的半导体元件在较后的制造阶段的剖视图；
图10是图9的半导体元件在较后的制造阶段的剖视图；
图11是图10的半导体元件在较后的制造阶段的剖视图；
图12是图11的半导体元件在较后的制造阶段的剖视图；
图13是根据本发明的另一个实施方式的半导体元件在制造期间的剖视图；
图14是图13的半导体元件在较后的制造阶段的剖视图；
图15是图14的半导体元件在较后的制造阶段的剖视图；以及
图16是图15的半导体元件在较后的制造阶段的剖视图。
具体实施方式
一般地，本发明提供了一种半导体元件，该半导体元件包括用于形成电互连的着落垫。根据一实施方式，通过提供优选包括外延层的半导体材料来制造半导体元件，而外延层具有在衬底上形成的体区(body region)。一个或更多的槽形成在半导体材料中。至少一个着落垫形成在半导体材料的邻近一个或更多的槽的部分之上，以及形成在一个或更多的槽之上。根据一个实施方式，多晶硅填充槽，其中，多晶硅的一部分充当着落垫，而多晶硅的一部分处于槽内。因此，着落垫的材料以及槽填充材料可形成单一结构。
根据另一个实施方式，半导体元件包括具有主表面和该主表面上的电介质材料层的半导体材料。槽延伸到半导体材料中，而导电材料处于槽中。着落垫处在电介质材料层的一部分和槽中的导电材料之上。
图1是根据本发明的实施方式的半导体元件10的一部分在制造期间的剖视图。图1中所示为具有相对的表面14和16的半导体材料12。表面14也称为正面或顶面，且表面16也称为底面或背面。根据一实施方式，半导体材料12包括在半导体衬底18上设置的外延层20。优选地，衬底18是用N型掺杂剂或杂质材料重掺杂的硅，而外延层20是用N型掺杂剂轻掺杂的硅。衬底层18的电阻率可小于约0.01欧姆-厘米(Ω-cm)，而外延层20的电阻率可大于约0.1Ω-cm。衬底层18为流经功率晶体管的电流提供低电阻导电通道，并对在半导体材料12的底面16上形成的底部漏极导体(drain conductor)、顶部漏极导体或这两个导体提供低电阻电连接。
P型导电性的掺杂剂区21和22可由衬底18和外延层20的部分形成，而N型导电性的掺杂剂区24可形成于掺杂剂区21和外延层20中。掺杂剂区21提供在半导体材料12中制造的晶体管之间的隔离，而掺杂剂区22充当衬底接触的部分，如以下所讨论的。用N型掺杂剂掺杂的区域或层称为具有N型导电性或N导电性类型的区域或掺杂剂区，而用P型掺杂剂掺杂的区域或层称为具有P型导电性或P导电性类型的区域或掺杂剂区。N型掺杂剂也称为N型杂质材料，且P型掺杂剂也称为P型杂质材料。N型杂质材料的例子包括磷和砷，而P型杂质材料的例子包括硼和铟。
电介质材料层26在外延层20上形成或由外延层20形成。根据一实施方式，电介质层26的材料是厚度在约200埃
Figure B2009102463755D0000041
到约之间变化的氧化物。用于形成氧化物层26的技术是本领域技术人员已知的。氧化物层26也称为垫氧化物或垫氧化物层。光刻胶层被图案化在氧化物层26之上，以形成具有掩模构件30和暴露氧化物层32的一部分的开口32的掩模结构28。掩模结构34也称为注入掩模(implant mask)或注入保护掩模。P型导电性掺杂剂层34在外延层20中形成。掺杂剂层34可通过将杂质材料比如，例如硼注入到外延层20中来形成。硼可以按约1×1013离子每平方厘米(离子/em2)到约1×1014离子/cm2之间变化的剂量且在约100千电子伏特(keV)到约400keV之间变化的注入能量注入。形成掺杂剂层34的技术不限于注入技术。掩模结构28被除去。
现参考图2，厚度在约
Figure B2009102463755D0000043
到约
Figure B2009102463755D0000044
之间变化的电介质材料层36形成在氧化物层26之上，且厚度在约
Figure B2009102463755D0000045
到约
Figure B2009102463755D0000046
Figure B2009102463755D0000047
之间变化的电介质材料层38形成在电介质层36之上。作为举例，电介质层36为氮化硅，而电介质层38为由四乙基原硅酸盐(tetraethylorthosilicate，TEOS)的分解形成的氧化物。由TEOS的分解形成的氧化物层称为TEOS层，而氮化硅层可称为氮化物层。应注意，选择电介质层26、36和38的材料，以使得电介质层36的刻蚀率与电介质层26和38不同。光刻胶层图案化在TEOS层38之上，以形成具有掩模构件42和暴露TEOS层38的部分的开口44的掩模结构40。掩模结构40也称为蚀刻掩模(etch mask)。
现参考图3，使用例如反应离子刻蚀来各向异性地刻蚀TEOS层38的由开口44暴露的部分，以暴露电介质层36的部分。去除掩模结构40。TEOS层38的剩余的部分充当具有开口47的硬掩模(hardmask)46。因为TEOS层38已被分成了多个部分，所以其可称为复数个TEOS层38，即，多个层。
现参考图4，通过去除氮化硅层36的由硬掩模46暴露的部分，即，去除氮化硅层36的由掩模46中的开口44暴露的部分，以及氧化物层26、掺杂剂区34以及外延层20的在氮化硅层36的由开口44暴露的部分下面的部分，来在外延层20中形成具有侧壁52和底54的槽50、具有侧壁58和底60的槽56，以及具有侧壁64和底66的槽62。可使用各向异性刻蚀技术，比如，例如反应离子刻蚀来去除层36、26、20的部分和掺杂区34的部分。尽管槽50、56和62显示为终止于外延层20，但这不是本发明的限制。例如，槽50和56可延伸到衬底18中。优选地，槽56延伸到掺杂剂区24，而槽62延伸到掺杂剂区22。刻蚀技术、形成在外延层20中的槽的数量或槽的形状不是本发明的限制。如同TEOS层38一样，氮化硅层36和氧化物层26已被分成了可称为复数个氮化硅层36和复数个氧化物层26的多个部分，即，多个层。
现参考图5，分别沿着侧壁52、58和64并在槽50、56和62的底54、60和66上生长厚度在约
Figure B2009102463755D0000051
到约
Figure B2009102463755D0000052
之间变化的电介质层68。优选地，电介质层68是热生长的氧化物层。氧化物层68的热生长将掺杂剂区24和34的杂质材料驱入外延层20，形成称为体区的P型导电性的掺杂剂区70。
现参考图6，氧化物层68被各向异性地刻蚀以沿着侧壁52、58和64形成间隔体72，并分别暴露槽50、56和62的底54、60和66。作为举例，使用反应离子刻蚀来各向异性地刻蚀氧化物层68。在稀释的氢氟酸溶液中使用湿法浸泡(wet dip)来清洗半导体材料12。使用热磷酸将氮化硅层36进行氮化物湿法刻蚀处理，以便在电介质层26和38之间形成着落垫腔74。氮化物湿法刻蚀剂横向地刻蚀掉氮化硅层36的处在电介质层26和38之间的部分，以便形成着落垫腔74。湿法刻蚀剂的类型不是本发明的限制。
现参考图7，导电材料76形成在TEOS层38之上，并形成在槽50、56和62内，以及形成在着落垫腔74内。优选地，导电材料76是一层多晶硅，其被生长在电介质层38之上，填充槽50、56和62、着落垫腔74，且厚度在约
Figure B2009102463755D0000053
到约
Figure B2009102463755D0000054
之间变化。导电层76可包括硅化物，比如硅化钨、多晶硅和硅化物的堆积层、或任何数量的其他导电材料。作为举例，多晶硅层76用P型杂质材料，比如硼来掺杂，且厚度约
Figure B2009102463755D0000061
导电材料也可称为槽填充材料。根据一实施方式，槽62的宽度大于槽50和56的宽度，因此多晶硅层76部分填充槽62。
现参考图8，从TEOS层38去除多晶硅层76。在优选实施方式中，使用，例如各向同性干法刻蚀从TEOS层38各向同性地剥除多晶硅层76。各向同性地剥除多晶硅层76将部分78留在着落垫74及槽50、56和62中。为清楚的目的，多晶硅层76的部分78的子部分78A是着落垫腔74内的部分以及在着落垫腔74之间并横向地邻近着落垫腔74的区域，而多晶硅层76的部分78的子部分78B处在槽50、56和62内。各向同性地剥除多晶硅层76从腔62去除多晶硅层76的部分，不过子部分78C留在着落垫腔74内。
现参考图9，厚度在约
Figure B2009102463755D0000062
到约之间变化的多晶硅层80被生长在TEOS层38之上，以及多晶硅层76的部分78之上。作为举例，多晶硅层80用N型杂质材料，比如磷来掺杂，且厚度约在多晶硅层80上形成光刻胶层82。
现参考图10，使用定时凹槽刻蚀(timed recess etch)来刻蚀光刻胶层82和多晶硅层80，将部分80A留在槽62中，并形成暴露多晶硅层76的子部分78A的开口84。凹槽刻蚀可以是各向同性刻蚀、各向异性刻蚀、干法刻蚀、湿法刻蚀或其组合。
现参考图11，使用，例如湿法刻蚀剂来剥离TEOS层38。可选地，多晶硅部分78A、78B、78C和80A被退火。退火部分78A将多晶硅部分78A在槽50中的杂质材料驱入外延层20，形成增强的掺杂剂区86；将多晶硅部分78A在槽56中的杂质材料驱入体区70，形成增强的掺杂剂区或体区88；将多晶硅部分80A在槽62中的杂质材料驱入掺杂剂区22，形成增强的掺杂剂区90；且将多晶硅部分80A的杂质材料驱入多晶硅部分78C，以补偿多晶硅部分78C的杂质材料，这样，它们具有与多晶硅部分80A相同的导电类型，即当多晶硅部分80A为P型导电性时，为P型导电性。
现参考图12，使用湿法刻蚀剂去除或剥离电介质层36，留下充当着落垫的部分78A。另外，剥离电介质层36使部分78C，结合多晶硅部分80的横向地邻近部分76C的区域，形成着落垫92。应认识到，着落垫78A自对准到(self-aligned to)槽50和56，而着落垫92自对准到槽62。
图13是根据本发明的另一个实施方式的半导体元件150的一部分在制造期间的剖视图。应注意，制造半导体元件150的过程步骤类似于参考图1-11所描述的制造半导体元件10的过程步骤。因此，对半导体元件150的制造的描述从图11延续，但应理解，在此实施方式中，图1-11中所示参考符号10对应于参考符号150。厚度在约
Figure B2009102463755D0000072
到约
Figure B2009102463755D0000073
之间变化的电介质材料层152形成在电介质层36、多晶硅部分78A和多晶硅部分80A上。优选地，电介质层152的材料与电介质层36的材料相同。根据一实施方式，电介质层152的材料为厚度约
Figure B2009102463755D0000074
的氮化硅。光刻胶层被图案化在氮化硅层152上，以形成具有掩模构件156和暴露电介质层152的部分的开口158的掩模结构154。掩模结构154也称为刻蚀保护掩模。
现参考图14，各向异性地刻蚀氮化硅层152的被暴露的部分和氮化硅层26的部分，暴露了一个或更多的部分78A。刻蚀在氧化物层26上停止。然后，使用各向异性刻蚀来刻蚀已被暴露的一个或更多的部分78A。各向异性刻蚀形成开口160，该开口160暴露一个或更多的槽52中的多晶硅部分78B。类似氮化硅刻蚀，部分78A的刻蚀在氧化物层26上停止。作为举例，氮化硅层36和152以及部分78A可使用反应离子刻蚀而各向异性地刻蚀，其中刻蚀化学组成(etchchemistries)调整成刻蚀氮化硅，然后改变以刻蚀多晶硅。
现参考图15，进行场氧化(field oxidation)以从在开口160以下的被暴露的多晶硅部分78B以及外延层20部分，生长场氧化物隔离区162。
现参考图16，使用湿法刻蚀剂去除或剥离电介质层36和152，留下充当着落垫的部分78A。另外，剥离电介质层36使部分78C，结合多晶硅部分80横向地邻近部分76C的区域，形成着落垫92。
至此，应认识到，提供了一种具有着落垫的半导体元件和一种用于制造该半导体元件的方法。制造着落垫不使用额外的多晶硅层，从而降低了制造半导体元件的成本。另外，在包括槽的实施方式中，槽尺寸独立于接触着落垫的厚度。本发明的实施方式的另一个优点在于着落垫自对准到槽。
尽管已在此公开了优选的实施方式和方法，但对于本领域技术人员来说，根据前述公开内容明显的是，可对这样的实施方式和方法进行变化和修改而不偏离本发明的精神和范围。例如，可省略一个或更多的掺杂剂区21、22和24。可替换地，可制造具有顶侧接触或底侧接触的半导体器件。期望本发明将仅限于由随附的权利要求和适用法律的规则和法则所要求的程度。

Claims (10)

1.一种用于制造半导体元件的方法，包括以下步骤：
提供具有主表面的半导体材料；
在所述半导体材料中形成至少一个槽，所述至少一个槽具有底和侧壁；以及
在所述至少一个槽之上以及横向地邻近述至少一个槽形成至少一个自对准着落垫。
2.如权利要求1所述的方法，其中，形成至少一个自对准着落垫的步骤包括：
在所述主表面之上形成第一层电介质材料；
在所述第一层电介质材料之上形成第二层电介质材料；
在所述第二层电介质材料之上形成第三层电介质材料；且其中
在所述半导体材料中形成至少一个槽的步骤包括：形成通过所述第一层电介质材料、所述第二层电介质材料和所述第三层电介质材料的开口；且还包括：
去除所述第二层电介质材料的一部分，所述第二层电介质材料的该一部分由延伸通过所述第一层电介质材料、所述第二层电介质材料和所述第三层电介质材料的所述开口暴露，以形成横向地延伸进入所述第二层电介质材料的腔。
3.如权利要求2所述的方法，其中，所述第一层电介质材料、所述第二层电介质材料和所述第三层电介质材料分别是氧化物、氮化物和氧化物。
4.如权利要求2所述的方法，其中，去除所述第二层电介质材料的一部分的步骤包括：用湿法刻蚀剂来去除所述第二层电介质材料的所述一部分；且还包括：
在所述至少一个槽和横向地延伸进入所述第二层电介质材料的所述腔中形成导电材料。
5.如权利要求1所述的方法，还包括：沿着所述至少一个槽的侧壁形成侧壁间隔体。
6.一种用于制造半导体元件的方法，包括：
提供具有主表面的半导体材料；
在所述主表面之上形成第一层材料；
在所述第一层材料之上形成第二层材料；
在所述第二层材料之上形成第三层材料；
形成开口，所述开口暴露所述半导体材料的一部分；
在所述半导体材料中形成槽，所述槽从所述主表面延伸到所述半导体材料和侧壁中；
在第二材料中形成腔，所述腔从所述开口横向地延伸到所述第二材料中；以及
在所述槽和所述腔中形成导电材料。
7.如权利要求6所述的方法，其中，所述第一层材料和所述第二层材料是氧化物，而所述第二层材料是氮化物。
8.如权利要求6所述的方法，其中，形成腔的步骤包括：使用湿法刻蚀剂来形成所述腔。
9.一种半导体元件，包括：
半导体材料，其具有主表面；
电介质材料层，其在所述主表面之上；
槽，其延伸到所述半导体材料中；
导电槽填充材料，其在所述槽内；以及
自对准着落垫，其在所述电介质材料层的一部分和所述导电槽填充材料之上。
10.如权利要求9所述的半导体元件，其中，所述自对准着落垫包括所述导电槽填充材料；且还包括：
电介质间隔体，其沿着所述槽的侧壁，所述电介质间隔体在所述槽的侧壁和所述导电槽填充材料之间。
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