CN116565004A - 射频半导体器件及其制作方法 - Google Patents
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Abstract
本申请公开了一种射频半导体器件及其制作方法，涉及半导体器件技术领域。该射频半导体器件包括：第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；设置在外延层内的第一掺杂类型的阱区；与阱区接触设置的第一掺杂类型的掺杂区；设置在掺杂区远离阱区一侧，且与掺杂区接触的接地金属结构。根据本申请实施例，有利于提高LDMOS器件的工作效率。
Description
技术领域
本申请属于半导体器件技术领域，尤其涉及一种射频半导体器件及其制作方法。
背景技术
laterally-diffused metal-oxide semiconductor（LDMOS，横向扩散金属氧化物半导体）是应用于射频功率电路常见的功率放大器半导体器件，其横向加强承压和金属氧化物半导体（Metal Oxide Semiconductor，MOS）器件结合可以满足高耐压及功率放大等方面的要求。
相关技术中，射频半导体器件存在工作效率低的问题。
发明内容
本申请实施例提供一种射频半导体器件及其制作方法，有利于提高射频半导体器件的工作效率。
第一方面，本申请实施例提供一种射频半导体器件，射频半导体器件包括：
第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；
设置在外延层内的第一掺杂类型的阱区；
与阱区接触设置的第一掺杂类型的掺杂区；
设置在掺杂区远离阱区一侧，且与掺杂区接触的接地金属结构。
在第一方面的一些可选实施方式中，射频半导体器件还包括：
设置在外延层远离衬底一侧的氧化层；
设置在氧化层内的栅极结构，栅极结构与外延层间隔设置；
设置在外延层内，且与栅极结构和阱区均间隔设置的第一掺杂类型的沟道区。
在第一方面的一些可选实施方式中，接地金属结构包括第一接地金属结构和第二接地金属结构；
在平行于衬底的方向上，第一接地金属结构的长度大于第二接地金属结构的长度，掺杂区的长度大于等于第二接地金属结构的长度，且小于等于第一接地金属结构与栅极结构之间的距离。
在第一方面的一些可选实施方式中，在垂直于衬底的方向上，掺杂区的长度小于等于衬底的长度与外延层的长度之和。
在第一方面的一些可选实施方式中，掺杂区的掺杂浓度大于外延层的掺杂浓度。
在第一方面的一些可选实施方式中，在垂直于衬底的方向上，掺杂区的长度等于外延层的长度。在第一方面的一些可选实施方式中，射频半导体器件还包括：
设置在外延层内的第二掺杂类型的漂移区，第二掺杂类型与第一掺杂类型相反；
设置在漂移区内的第二掺杂类型的第一欧姆接触区；
与接地金属结构和沟道区均接触设置的第一掺杂类型的第二欧姆接触区；
设置在第二欧姆接触区和沟道区之间，且与第二欧姆接触区和沟道区均接触设置的第二掺杂类型的第三欧姆接触区。
在第一方面的一些可选实施方式中，射频半导体器件还包括：
设置在第一欧姆接触区远离衬底一侧，且与第一欧姆接触区接触的第一金属硅化物；
设置在第二欧姆接触区远离衬底一侧，且与第二欧姆接触区和第三欧姆接触区均接触的第二金属硅化物；
设置在氧化层内，且与接地金属结构接触设置的第一金属层；
设置在第一金属层远离衬底一侧的第二金属层和第三金属层，第一金属层通过第一通孔与第二金属层连接，第二金属层通过第二通孔与第三金属层连接；
其中，第一金属硅化物通过源极通孔金属与第一金属层连接，第二金属硅化物通过漏极通孔金属与第一金属层连接。
基于相同的发明构思，第二方面，本申请实施例提供一种射频半导体器件制作方法，射频半导体器件制作方法包括：
提供第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；
在外延层内形成第一掺杂类型的阱区；
形成与阱区接触设置的第一掺杂类型的掺杂区；
在掺杂区远离阱区的一侧，形成与掺杂区接触的接地金属结构。
在第二方面的一些可选实施方式中，形成与阱区接触设置的第一掺杂类型的掺杂区，包括：
在阱区的一侧注入第一掺杂类型的杂质，以形成与阱区接触设置的第一掺杂类型的掺杂区。
射频半导体器件的寄生参数Rp可为寄生在射频半导体器件的漏极和源极之间电容上的损耗，在小信号等效电路上可以等效为电阻Rp。寄生参数影响射频半导体器件的工作效率。具体而言，寄生参数越大，射频半导体器件的工作效率越低；寄生参数越小，射频半导体器件的工作效率越高。
本申请实施例提供一种射频半导体器件及其制作方法，该器件包括衬底、阱区、掺杂区以及接地金属结构。接地金属结构与阱区之间设置有第一掺杂类型的掺杂区，能够降低接地金属结构中电流传输在接地金属结构附近感应出的电场，进而能够降低射频半导体器件的寄生参数和射频半导体器件的损耗，有利于提高射频半导体器件的工作效率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中射频半导体器件的一种结构示意图；
图2是相关技术中射频半导体器件的另一种结构示意图；
图3是本申请实施例提供的射频半导体器件的一种结构示意图；
图4是本申请实施例提供的射频半导体器件制作方法的流程示意图；
图5是本申请实施例提供的衬底的截面结构示意图；
图6是本申请实施例提供的形成外延层的截面结构示意图；
图7是本申请实施例提供的形成阱区的截面结构示意图；
图8是本申请实施例提供的形成掺杂区的截面结构示意图；
图9是本申请实施例提供的形成第一氧化层和栅极结构的截面结构示意图；
图10是本申请实施例提供的形成沟道区和漂移区的截面结构示意图；
图11是本申请实施例提供的形成第一欧姆接触区、第二欧姆接触区和第三欧姆接触区的截面结构示意图；
图12是本申请实施例提供的形成第一金属硅化物、第二金属硅化物和场板的截面结构示意图；
图13是本申请实施例提供的形成接地金属通孔的截面结构示意图；
图14是本申请实施例提供的形成接地金属结构的截面结构示意图。
附图标记说明：
1、衬底；1a、第一表面；2、源区；4、栅极；5、P-阱；6、氧化物；7、金属层；8、沉块；9、钝化层；10、P-外延层；11、栅极导板；12、势垒金属；13、通孔；15、源极导板；16、钨通孔；17、钛-铂层；18、漏极导板；19、源极金属势垒；20、延伸部；21、场板；
22、P型重掺杂衬底；23、P型外延层；24、N型漂移区；25、N型重掺杂源区；26、N型重掺杂漏区；27、N型沟道区；28、P型阱区；29、P型重掺杂区；30、栅氧化层；31、多晶硅栅极；32、金属硅化物层；33、栅极侧壁；34、导电通道；35、接触孔金属；36、绝缘介质层；37、源极；38、漏极；
39、外延层；40、阱区；41、掺杂区；42、接地金属结构；421、第一接地金属结构；422、第二接地金属结构；43、氧化层；431、第一氧化层；432、第二氧化层；44、栅极结构；45、沟道区；46、漂移区；47、第一欧姆接触区；48、第二欧姆接触区；49、第三欧姆接触区；50、第一金属硅化物；51、第二金属硅化物；52、第一金属层；53、第二金属层；54、第三金属层；55、第一通孔；56、第二通孔；57、场板结构；58、源极接触孔；59、漏极接触孔；60、接地金属通孔；61、源极通孔金属；62、漏极通孔金属。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
如图1所示，相关技术中的一种射频半导体器件包括衬底1、源区2、栅极4、P-阱5、氧化物6、金属层7、沉块8、钝化层9、P-外延层10、栅极导板11、势垒金属12、通孔13、源极导板15、钨通孔16、钛-铂层17、漏极导板18、源极金属势垒19、延伸部20和场板21。
该射频半导体器件内部各组成的位置关系请参阅图1，在此不再赘述。如图1所示的射频半导体器件，栅极4与漏极（图未示出）之间的结构为常规LDMOS结构，该常规LDMOS结构的源极（图未示出）采用离子注入形成P+型的沉块8，沉块8通过衬底1接地，且与金属层7连接。受离子注入的注入深度限制，沉块8难以注入到较大的深度。此外，如图1所示的射频半导体器件的衬底1为低电阻率的衬底。
经发明人大量研究发现，降低LDMOS器件高频损耗的有效手段之一为采用高电阻率的衬底，但采用高阻衬底后射频半导体器件的源极采用P+型注入形成重掺杂区连接衬底接地的方式受离子注入深度的限制，无法实现。
基于此，如图2所示，相关技术中提供了另一种射频半导体器件。该射频半导体器件包括场板21、P型重掺杂衬底22、P型外延层23、N型漂移区24、N型重掺杂源区25、N型重掺杂漏区26、N型沟道区27、P型阱区28、P型重掺杂区29、栅氧化层30、多晶硅栅极31、金属硅化物层32、栅极侧壁33、导电通道34、接触孔金属35、绝缘介质层36、源极37和漏极38。该射频半导体器件内部各组成的位置关系请参阅图2，在此不再赘述。
如图2所示的射频半导体器件，源极37通过导电通道34、金属硅化物层32、接触孔金属35和P型重掺杂衬底22接地。该射频半导体器件不受P型重掺杂衬底22和P型外延层23厚度的限制，可实现更良好的接地特性。
经发明人大量研究发现，采用接地孔金属接地的源极除表面为重掺杂的P+型欧姆接触区外，外延层内掺杂浓度整体偏低，源极电流路径主要通过金属硅化物和接触孔金属被源极收集，再通过导电通道传导被P型重掺杂衬底和背面电极收集，电流在导电通道向P型重掺杂衬底传输时，导电通道与其附近轻掺杂的P型外延层感应出电场，对电流产生损耗，等效为器件小信号电路中的寄生参数增大，进而降低了射频半导体器件的工作效率。
图3示出了本申请实施例提供的射频半导体器件的一种结构示意图。
如图3所示，本申请实施例提供的射频半导体器件，可以包括：
第一掺杂类型的衬底1，衬底1可包括第一表面1a，第一表面1a上可设置有第一掺杂类型的外延层39。
设置在外延层39内的第一掺杂类型的阱区40；
与阱区40接触设置的第一掺杂类型的掺杂区41；
设置在掺杂区41远离阱区40一侧，且与掺杂区41接触的接地金属结构42。
在本申请实施例中，接地金属结构与阱区之间设置有第一掺杂类型的掺杂区，能够降低接地金属结构中电流传输在接地金属结构附近感应出的电场，进而能够降低射频半导体器件的寄生参数和射频半导体器件的损耗，有利于提高射频半导体器件的工作效率。
第一掺杂类型的衬底1可以为P型衬底。第一掺杂类型的外延层39可为P型外延层。第一掺杂类型的阱区40可为P型阱区（Pwell）。第一掺杂类型的掺杂区41可为P型掺杂区。
本申请实施例以第一掺杂类型为P型为例，但并不以此为限。在本申请其他实施例中，第一掺杂类型可以为N型。
衬底1可包括硅（Si）衬底，还可包括其他类型的衬底，在此不做限定。
外延层39可为LDMOS器件的主体区域。
图3以本申请实施例的阱区40和掺杂区41的截面图形均为矩形为例，但这并不用于限定本申请，阱区40和掺杂区41的截面图形可根据实际情况设定。例如，可为梯形、平行四边形等。
在一些可选的实施方式中，掺杂区41的掺杂浓度大于外延层39的掺杂浓度。如此，掺杂区41能够进一步降低接地金属结构中电流传输在接地金属结构附近感应出的电场，进而能够降低射频半导体器件的寄生参数和射频半导体器件的损耗，有利于提高射频半导体器件的工作效率。
在另一些可选的实施方式中，掺杂区41的掺杂浓度可小于等于外延层39的掺杂浓度。如此，掺杂区41能够降低接地金属结构中电流传输在接地金属结构附近感应出的电场，进而能够降低射频半导体器件的寄生参数和射频半导体器件的损耗，有利于提高射频半导体器件的工作效率。
可以理解的是，掺杂区41的掺杂浓度大于外延层39的掺杂浓度，相对于掺杂区41的掺杂浓度小于外延层39的掺杂浓度，能更显著地提高射频半导体器件的工作效率。
阱区40可用于改善射频半导体器件的可靠性。在一些可选的实施方式中，衬底1的掺杂浓度大于等于1e13cm-3，且小于等于1e16cm-3。也就是说，本申请实施例可以采用低电阻率或者高电阻率的衬底1，适用场景广泛。
在另一些可选的实施方式中，衬底1的掺杂浓度也可小于1e13cm-3，或者也可大于1e16cm-3。
也就是说，在本申请实施例中，衬底1的掺杂浓度可根据实际情况设定，在此不做限定。
经发明人大量研究发现，图2所示的射频半导体器件，源极除P型外延层表面注入的较薄的区域为重掺杂的P+型欧姆接触外，P型外延层内掺杂浓度整体交底，接地孔金属与P型外延层难以形成良好的欧姆接触，电流从源极的P型外延层内难以直接被接地孔金属收集并传导至P型重掺杂衬底，电流路径复杂且长。
基于此，在一些可选的实施方式中，掺杂区41的掺杂浓度大于等于1e16cm-2。如此，掺杂区41的掺杂浓度较高，掺杂区41与接地金属结构42之间的接触电阻降低，使得接地金属结构42和其附近的外延层39可以形成良好的欧姆接触，进而能够增加源极到衬底1的低阻电流路径。
在另一些可选的实施方式中，掺杂区41的掺杂浓度可小于1e16cm-2。
也就是说，在本申请实施例中，掺杂区41的掺杂浓度可根据实际情况设定，在此不做限定。在一些可选的实施方式中，射频半导体器件，还可包括：
设置在外延层39远离衬底1一侧的氧化层43；
设置在氧化层43内的栅极结构44，栅极结构44与外延层39间隔设置；
设置在外延层39内，且与栅极结构44和阱区40均间隔设置的第一掺杂类型的沟道区45。
氧化层43的材料可包括氧化硅（SiO2）。
栅极结构44的材料可包括多晶硅。
第一掺杂类型的沟道区45可为P型沟道区。
在一些可选的实施方式中，射频半导体器件，还可包括：
设置在外延层39内的第二掺杂类型的漂移区46，第二掺杂类型与第一掺杂类型相反；
设置在漂移区46内的第二掺杂类型的第一欧姆接触区47；
与接地金属结构42和沟道区45均接触设置的第一掺杂类型的第二欧姆接触区48；
设置在第二欧姆接触区48和沟道区45之间，且与第二欧姆接触区48和沟道区45均接触设置的第二掺杂类型的第三欧姆接触区49。
第二掺杂类型与第一掺杂类型相反，可以理解为，第一掺杂类型为N型或P型中的一者，第二掺杂类型为N型或P型中的另一者。例如，第一掺杂类型为N型时，第二掺杂类型为P型。又例如，第一掺杂类型为P型时，第二掺杂类型为N型。
第二掺杂类型的漂移区46可为N型漂移区。第二掺杂类型的第一欧姆接触区47可为N型第一欧姆接触区。第一掺杂类型的第二欧姆接触区48可为P型第二欧姆接触区。第二掺杂类型的第三欧姆接触区49可为N型第三欧姆接触区。
本申请实施例以第二掺杂类型为N型为例，在本申请其他一些实施例中，第二掺杂类型可以为P型。
在一些可选的实施方式中，射频半导体器件还可包括：
设置在第一欧姆接触区47远离衬底1一侧，且与第一欧姆接触区47接触的第一金属硅化物50；
设置在第二欧姆接触区48远离衬底1一侧，且与第二欧姆接触区48和第三欧姆接触区49均接触的第二金属硅化物51；
设置在氧化层43内，且与接地金属结构42接触设置的第一金属层52；
设置在第一金属层52远离衬底1一侧的第二金属层53和第三金属层54，第一金属层52通过第一通孔55与第二金属层53连接，第二金属层53通过第二通孔56与第三金属层54连接；
其中，第一金属硅化物50通过源极通孔金属61与第一金属层52连接，第二金属硅化物51通过漏极通孔金属62与第一金属层52连接。
在一些可选的实施方式中，射频半导体器件还可包括：
设置在氧化层43内，且与栅极结构44和漂移区46均间隔设置的场板结构57。
场板结构57的材料可包括氧化硅。
在一些可选的实施方式中，接地金属结构42包括第一接地金属结构421和第二接地金属结构422。
在平行于衬底1的方向上，即图3所述的X方向上，第一接地金属结构421的长度大于第二接地金属结构422的长度，掺杂区41的长度可大于等于第二接地金属结构422的长度，且小于等于第一接地金属结构421与栅极结构44之间的距离。
在垂直于衬底1的方向上，即图3所示的Y方向上，第一接地金属结构421的长度可小于或第二接地金属结构422的长度。
示例性地，第一接地金属结构421的一部分可设置在氧化层43内，第一接地金属结构421的另一部分可设置在外延层39内。第二接地金属结构422的一部分可设置在外延层39内，第二接地金属结构422的另一部分可设置在衬底1内。第一接地金属结构421与第二接地金属结构422可接触设置。
掺杂区41在平行于衬底1方向上的具体长度可根据实际情况设置，在此不做限定。
在一些可选的实施方式中，在垂直于衬底1的方向上，掺杂区41的长度可小于等于衬底1的长度与外延层39的长度之和。
可选地，在垂直于衬底1的方向上，掺杂区41的长度可等于外延层39的长度。如此，掺杂区41可与衬底1有良好的接触。
可选地，在垂直于衬底1的方向上，掺杂区41的长度可等于外延层39内的接地金属结构42的长度与衬底1内的接地金属结构42的长度之和。也即，在垂直于衬底1的方向上，掺杂区41的长度可等于外延层39的长度与衬底1内的第二接地金属结构422的长度之和。也就是说，外延层39内的接地金属结构42与衬底1内的接地金属结构42均与掺杂区41接触，以减少射频半导体器件的损耗。
掺杂区41在垂直于衬底1方向上的具体长度可根据实际情况设置，在此不做限定。
在一些可选的实施方式中，掺杂区41的俯视图形的形状可与接地金属结构42的俯视图形的形状相似。掺杂区41的俯视图形的大小可与接地金属结构42的俯视图形的大小相等，也可以不相等，在此不做限定。掺杂区41的俯视图形可为在平行于衬底1方向上的截面图形。例如，接地金属结构42的俯视图形的形状为圆形的情况下，掺杂区41的俯视图形的形状也可以为圆形。又例如，接地金属结构42的俯视图形的形状为矩形的情况下，掺杂区41的俯视图形的形状也可以为矩形。
掺杂区41的俯视图形的形状可根据实际情况设置，在此不做限定。例如，掺杂区41的俯视图形的形状可为矩形、正方形等多边形。
值得注意的是，本实施例以第一掺杂类型为P型，第二掺杂类型为N型为例。但在实际实施时，衬底1不限于P型，也可以为N型。当衬底1为N型时，相应地，外延层39、阱区40、掺杂区41等结构的导电类型也要发生变化。
基于上述实施例提供的射频半导体器件，本申请还提供了射频半导体器件制作方法。以下将对射频半导体器件制作方法进行说明。
图4示出了本申请提供的射频半导体器件制作方法的实施例的流程示意图。
如图4所示，射频半导体器件制作方法可以包括S410至S440。请一并参阅图5至图14，图5至图14是本申请提供的制作方法一系列制程对应的截面结构示意图。
S410、提供第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层。
如图5和6所示，在本实施例中，第一掺杂类型的衬底1为P型衬底1。衬底1可为硅衬底，也可为除硅衬底以外的其他类型的衬底。
可选地，如图6所示，首先提供衬底1，在衬底1的第一表面1a上生长第一掺杂类型的外延层39。
示例性地，提供P型衬底，在P型衬底的第一表面上生长P型外延层。
S420、在外延层内形成第一掺杂类型的阱区。
在本实施例中，第一掺杂类型的阱区40可以为P型阱区。
如图7所示，在外延层39内形成第一掺杂类型的阱区40，可以包括：
在外延层39内注入第一掺杂类型的杂质，以形成第一掺杂类型的阱区40。
示例性地，在P型外延层内注入硼原子，以形成P型阱区。
S430、形成与阱区接触设置的第一掺杂类型的掺杂区。
在本实施例中，第一掺杂类型的掺杂区41可以为P型掺杂区。
在一些可选的实施方式中，如图8所示，形成与阱区40接触设置的第一掺杂类型的掺杂区41，可以包括：
在阱区40的一侧注入第一掺杂类型的杂质，以形成与阱区40接触设置的第一掺杂类型的掺杂区41。
可选地，杂质可包括硼原子。
示例性地，在P型阱区的一侧通过高能量的离子注入注入硼原子，以形成与P型阱区接触设置的P型掺杂区。本次注入可以结合用于LDMOS工艺中常用于隔离的P+型注入，通过一张版图同时实现隔离和形成P型掺杂区。
可选地，如图9所示，形成与阱区40接触设置的第一掺杂类型的掺杂区41之后，该方法还可包括：
在外延层39远离衬底1的表面上形成第一氧化层431；
在第一氧化层431远离衬底1的表面上形成栅极结构44。
示例性地，在外延层39远离衬底1的表面上形成第一氧化层431，可包括：
利用等离子体增强化学气相方法在外延层39远离衬底1的表面上沉积氧化硅，以形成第一氧化层431。
示例性地，在第一氧化层431远离衬底1的表面上形成栅极结构44，可包括：
利用化学气相方法在第一氧化层431远离衬底1的表面上沉积多晶硅，利用等离子刻蚀方法刻蚀多晶硅，以形成栅极结构44。
可选地，如图10所示，在第一氧化层431远离衬底1的表面上形成栅极结构44之后，该方法还可包括：
在外延层39内，形成与栅极结构44和阱区40均间隔设置的第一掺杂类型的沟道区45，以及在外延层39内形成第二掺杂类型的漂移区46。
示例性地，在外延层39内，形成与栅极结构44和阱区40均间隔设置的第一掺杂类型的沟道区45，以及在外延层39内形成第二掺杂类型的漂移区46，可包括：
在外延层39内，通过离子注入硼原子和磷原子并进行热退火，以形成与栅极结构44和阱区40均间隔设置的P型沟道区，以及在外延层39内形成N型漂移区。
可选地，如图11所示，在外延层39内形成第二掺杂类型的漂移区46之后，该方法还可包括：
在漂移区46内形成第二掺杂类型的第一欧姆接触区47；
形成与接地金属结构42和沟道区45均接触的第一掺杂类型的第二欧姆接触区48；
在第二欧姆接触区48和沟道区45之间形成与第二欧姆接触区48和沟道区45均接触的第二掺杂类型的第三欧姆接触区49。
示例性地，在漂移区46内形成第二掺杂类型的第一欧姆接触区47，可包括：
通过离子注入砷原子和硼原子并快速热退火，在N型漂移区内形成N型第一欧姆接触区。
示例性地，形成与接地金属结构42和沟道区45均接触的第一掺杂类型的第二欧姆接触区48，可包括：
通过离子注入砷原子和硼原子并快速热退火，形成与接地金属结构42和P型沟道区均接触的P型第二欧姆接触区。
示例性地，在第二欧姆接触区48和沟道区45之间形成与第二欧姆接触区48和沟道区45均接触的第二掺杂类型的第三欧姆接触区49，可包括：
通过离子注入砷原子和硼原子并快速热退火，在P型第二欧姆接触区和P型沟道区之间形成与P型第二欧姆接触区和P型沟道区均接触的N型第三欧姆接触区。
可选地，如图12所示，在第二欧姆接触区48和沟道区45之间形成与第二欧姆接触区48和沟道区45均接触的第二掺杂类型的第三欧姆接触区49之后，可包括：
在第一欧姆接触区47远离衬底1的一侧形成与第一欧姆接触区47接触的第一金属硅化物50；
在第二欧姆接触区48远离衬底1的一侧形成与第二欧姆接触区48和第三欧姆接触区49均接触的第二金属硅化物51。
可选地，如图12所示，在第二欧姆接触区48远离衬底1的一侧形成与第二欧姆接触区48和第三欧姆接触区49均接触的第二金属硅化物51之后，该方法还可包括：
形成与栅极结构44和漂移区46均间隔设置的场板结构57。
示例性地，形成与栅极结构44和漂移区46均间隔设置的场板结构57，可包括：
可用等离子体增强化学气相方法沉积氧化硅，并利用物理气相方法沉积金属并刻蚀，以形成与栅极结构44和漂移区46均间隔设置的场板结构57。
可选地，形成与栅极结构44和漂移区46均间隔设置的场板结构57之后，还可在场板结构57上沉积氧化硅，形成第二氧化层432，并利用化学机械抛光磨平。
可选地，如图13所示，形成与栅极结构44和漂移区46均间隔设置的场板结构57之后，还可包括：
在第二氧化层432内形成源极接触孔58和漏极接触孔59；
在掺杂区41远离漂移区46的一侧形成接地金属通孔60。
示例性地，在第二氧化层432内形成源极接触孔58和漏极接触孔59，可包括：
利用等离子体刻蚀方式，刻蚀第二氧化层432，以形成源极接触孔58和漏极接触孔59。
示例性地，在掺杂区41远离漂移区46的一侧形成接地金属通孔60，可包括：
利用等离子体刻蚀方式，在掺杂区41远离漂移区46的一侧，刻蚀P型外延层和P型衬底，以形成接地金属通孔60。
S440、在掺杂区远离阱区的一侧，形成与掺杂区接触的接地金属结构。
如图14所示，示例性地，在掺杂区远离阱区的一侧，形成与掺杂区接触的接地金属结构，可包括：
沉积金属以填充接地金属通孔60，以在掺杂区远离阱区的一侧形成接地金属结构42。
可选地，在第二氧化层432内形成源极接触孔58和漏极接触孔59之后，还可包括：
沉积金属以填充源极接触孔58和漏极接触孔59，以形成源极通孔金属61和漏极通孔金属62。
本申请实施例提供一种射频半导体器件其制作方法，射频半导体器件包括衬底、阱区、掺杂区以及接地金属结构。接地金属结构与阱区之间设置有第一掺杂类型的掺杂区，能够降低接地金属结构中电流传输在接地金属结构附近感应出的电场，进而能够降低射频半导体器件的寄生参数（Rp）和射频半导体器件的损耗，有利于提高射频半导体器件的工作效率。
可选地，如图14所示，在形成接地金属结构42、源极通孔金属61和漏极通孔金属62之后，该方法还可包括：
在第二氧化层432远离衬底1的表面上形成与接地金属结构42接触的第一金属层52。
示例性地，在第二氧化层432远离衬底1的表面上形成与接地金属结构42接触的第一金属层52，可包括：
在第二氧化层432远离衬底1的表面上通过化学机械磨平后淀积金属，并刻蚀形成与接地金属结构42接触的第一金属层52。
可选地，如图3所示，在第二氧化层432远离衬底1的表面上形成第一金属层52之后，该方法还可包括：
在第一金属层52远离衬底1一侧依次形成接触设置的第三氧化层、第一通孔55、第二金属层53、第四氧化层、第二通孔56、和第三金属层54；
在第三金属层54远离衬底1的表面形成第五氧化层。
示例性地，在第一金属层52远离衬底1一侧依次形成接触设置的第一通孔55、第三氧化层、第二金属层53、第二通孔56、第四氧化层和第三金属层54，可包括：
在第一金属层52远离衬底1的一侧淀积氧化硅，并刻蚀形成通孔和第三氧化层，淀积通孔金属后磨平，形成第一通孔55，淀积金属后刻蚀，形成第二金属层53；
在第三金属层54远离衬底1的一侧淀积氧化硅，并刻蚀形成通孔和第四氧化层，淀积通孔金属后磨平，形成第二通孔56，淀积金属后刻蚀，形成第三金属层54。
示例性地，在第三金属层54远离衬底1的表面形成第五氧化层，可包括：
在第三金属层54远离衬底1的表面淀积氧化硅，以形成第五氧化层。
可以理解的是，氧化层43可包括第一氧化层431、第二氧化层432、第三氧化层、第四氧化层和第五氧化层。
可选地，第五氧化层远离衬底1的表面上可形成金属走线。
值得注意的是，本实施例以第一掺杂类型为P型，第二掺杂类型为N型为例。但在实际实施时，衬底1不限于P型，也可以为N型。当衬底1为N型时，相应地，外延层39、阱区40、掺杂区41等结构的导电类型也要发生变化。
在一些可选实施方式中，接地金属结构包括第一接地金属结构和第二接地金属结构；
在平行于衬底的方向上，第一接地金属结构的长度大于第二接地金属结构的长度，掺杂区的长度大于等于第二接地金属结构的长度，且小于等于第一接地金属结构与栅极结构之间的距离。
在一些可选实施方式中，在垂直于衬底的方向上，掺杂区的长度小于等于衬底的长度与外延层的长度之和。
在一些可选实施方式中，掺杂区的掺杂浓度大于外延层的掺杂浓度。
在一些可选实施方式中，在垂直于衬底的方向上，掺杂区的长度等于外延层的长度。可以理解的是，相关技术中，实现低损耗高效率LDMOS器件的特殊工艺较少。而本申请实施例提供的射频半导体器件制作方法能与传统工艺兼容，工艺成本较低。
上述实施例中的射频半导体器件制作方法，其中各个结构以及有益效果已经在有关该射频半导体器件的实施例中进行了详细描述，此处将不做详细阐述说明。
以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。
Claims (10)
1.一种射频半导体器件，其特征在于，包括：
第一掺杂类型的衬底，所述衬底包括第一表面，所述第一表面上设置有所述第一掺杂类型的外延层；
设置在所述外延层内的所述第一掺杂类型的阱区；
与所述阱区接触设置的所述第一掺杂类型的掺杂区；
设置在所述掺杂区远离所述阱区一侧，且与所述掺杂区接触的接地金属结构。
2.根据权利要求1所述的射频半导体器件，其特征在于，所述射频半导体器件还包括：
设置在所述外延层远离所述衬底一侧的氧化层；
设置在所述氧化层内的栅极结构，所述栅极结构与所述外延层间隔设置；
设置在所述外延层内，且与所述栅极结构和所述阱区均间隔设置的第一掺杂类型的沟道区。
3.根据权利要求2所述的射频半导体器件，其特征在于，所述接地金属结构包括第一接地金属结构和第二接地金属结构；
在平行于所述衬底的方向上，所述第一接地金属结构的长度大于所述第二接地金属结构的长度，所述掺杂区的长度大于等于所述第二接地金属结构的长度，且小于等于所述第一接地金属结构与所述栅极结构之间的距离。
4.根据权利要求1所述的射频半导体器件，其特征在于，在垂直于所述衬底的方向上，所述掺杂区的长度小于等于所述衬底的长度与所述外延层的长度之和。
5.根据权利要求4所述的射频半导体器件，其特征在于，在垂直于所述衬底的方向上，所述掺杂区的长度等于所述外延层的长度。
6.根据权利要求1所述的射频半导体器件，其特征在于，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。
7.根据权利要求2所述的射频半导体器件，其特征在于，所述射频半导体器件还包括：
设置在所述外延层内的第二掺杂类型的漂移区，所述第二掺杂类型与所述第一掺杂类型相反；
设置在所述漂移区内的所述第二掺杂类型的第一欧姆接触区；
与所述接地金属结构和所述沟道区均接触设置的所述第一掺杂类型的第二欧姆接触区；
设置在所述第二欧姆接触区和所述沟道区之间，且与所述第二欧姆接触区和所述沟道区均接触设置的所述第二掺杂类型的第三欧姆接触区。
8.根据权利要求7所述的射频半导体器件，其特征在于，所述射频半导体器件还包括：
设置在所述第一欧姆接触区远离所述衬底一侧，且与所述第一欧姆接触区接触的第一金属硅化物；
设置在所述第二欧姆接触区远离所述衬底一侧，且与所述第二欧姆接触区和所述第三欧姆接触区均接触的第二金属硅化物；
设置在所述氧化层内，且与所述接地金属结构接触设置的第一金属层；
设置在所述第一金属层远离所述衬底一侧的第二金属层和第三金属层，所述第一金属层通过第一通孔与所述第二金属层连接，所述第二金属层通过第二通孔与所述第三金属层连接；
其中，所述第一金属硅化物通过源极通孔金属与所述第一金属层连接，所述第二金属硅化物通过漏极通孔金属与所述第一金属层连接。
9.一种射频半导体器件制作方法，其特征在于，包括：
提供第一掺杂类型的衬底，所述衬底包括第一表面，所述第一表面上设置有所述第一掺杂类型的外延层；
在所述外延层内形成所述第一掺杂类型的阱区；
形成与所述阱区接触设置的所述第一掺杂类型的掺杂区；
在所述掺杂区远离所述阱区的一侧，形成与所述掺杂区接触的接地金属结构。
10.根据权利要求9所述的射频半导体器件制作方法，其特征在于，所述形成与所述阱区接触设置的所述第一掺杂类型的掺杂区，包括：
在所述阱区的一侧注入第一掺杂类型的杂质，以形成与所述阱区接触设置的所述第一掺杂类型的掺杂区。
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