TWI485807B - 半導體元件及其製造方法 - Google Patents
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Description
本發明一般涉及半導體元件，且更具體地涉及具有槽溝(trench)的半導體元件。
金屬氧化物半導體場效應電晶體(「MOSFET」)是一種常見的功率開關裝置。MOSFET裝置包括源區、汲區、在源區和汲區之間延伸的溝道區，以及鄰近溝道區設置的閘結構。閘結構包括鄰近溝道區設置並靠薄的介電層與溝道區分隔開的導電閘電極層。當向閘結構施加足夠強度的電壓以將MOSFET裝置置於開態時，在源區和汲區之間形成導電溝道區，從而允許電流流過該裝置。當向閘施加的電壓不足以引起溝道形成時，不流通電流，並且MOSFET裝置處於關態。本領域技術人員應認識到，MOSFET可以是P溝道場效應電晶體、N溝道場效應電晶體、耗盡型裝置等。
為了通過製成較小幾何形狀的半導體裝置來降低成本，以及為了提高性能，半導體元件製造商已研發了在槽溝中製造場效應電晶體的閘結構、隔離區及進入矽中的深接觸(deep contact)的技術。槽溝製成為光刻設備的最小容許幾何形狀(minimum capable geometry)，以最小化空間，並最小化填充和回蝕(etchback)槽溝開口所需的材料的量。因為槽溝處於其最小特徵尺寸，所以難以對其製作接觸。通常，使用遮罩步驟來製作接觸，該遮罩步驟將槽溝-填充
材料留作接觸開口槽溝阻止墊(contact opening trench stop pad)。這種方式的缺點包括增加了半導體元件的成本、增加了製成半導體元件的晶片(chip)或裸片(die)的尺寸，並且對於較寬的槽溝幾何形狀，因為增加了留下的材料的量而導致半導體晶片的表面形態(topography)增加。
因此，擁有一種具有接觸著落墊(contact landing pad)的半導體元件以及一種用於製造適合於小幾何形狀的半導體裝置的接觸著落墊的方法是有利的。對於半導體元件，更為有利的是可符合成本效益地製造。
一般地，本發明提供了一種半導體元件，該半導體元件包括用於形成電互連的著落墊。根據一實施方式，通過提供較佳包括外延層的半導體材料來製造半導體元件，而外延層具有在基板上形成的體區(body region)。一個或更多的槽溝形成在半導體材料中。至少一個著落墊形成在半導體材料的鄰近一個或更多的槽溝的部分之上，以及形成在一個或更多的槽溝之上。根據一個實施方式，多晶矽填充槽溝，其中，多晶矽的一部分充當著落墊，而多晶矽的一部分處於槽溝內。因此，著落墊的材料以及槽溝填充材料可形成單一結構。
根據另一個實施方式，半導體元件包括具有主表面和該主表面上的介電材料層的半導體材料。槽溝延伸到半導體材料中，而導電材料處於槽溝中。著落墊處在介電材料層的一部分和槽溝中的導電材料之上。
圖1是根據本發明的實施方式的半導體元件10的一部分在製造期間的剖視圖。圖1中所示為具有相對的表面14和16的半導體材料12。表面14也稱為正面或頂面，且表面16也稱為底面或背面。根據一實施方式，半導體材料12包括在半導體基板18上設置的外延層20。較佳地，基板18是用N型摻雜劑或雜質材料重摻雜的矽，而外延層20是用N型摻雜劑輕摻雜的矽。基板層18的電阻率可小於約0.01歐姆-釐米(Ω-cm)，而外延層20的電阻率可大於約0.1Ω-cm。基板層18為流經功率電晶體的電流提供低電阻導電通道，並對在半導體材料12的底面16上形成的底部漏極導體(drain conductor)、頂部漏極導體或這兩個導體提供低電阻電連接。
P型導電性的摻雜劑區21和22可由基板18和外延層20的部分形成，而N型導電性的摻雜劑區24可形成于摻雜劑區21和外延層20中。摻雜劑區21提供在半導體材料12中製造的電晶體之間的隔離，而摻雜劑區22充當基板接觸的部分，如以下所討論的。用N型摻雜劑摻雜的區域或層稱為具有N型導電性或N導電性類型的區域或摻雜劑區，而用P型摻雜劑摻雜的區域或層稱為具有P型導電性或P導電性類型的區域或摻雜劑區。N型摻雜劑也稱為N型雜質材料，且P型摻雜劑也稱為P型雜質材料。N型雜質材料的例子包括磷和砷，而P型雜質材料的例子包括硼和銦。
介電材料層26在外延層20上形成或由外延層20形成。根
據一實施方式，介電層26的材料是厚度在約200埃(Å)到約1,000Å之間變化的氧化物。用於形成氧化物層26的技術是本領域技術人員已知的。氧化物層26也稱為墊氧化物或墊氧化物層。光刻膠層被圖案化在氧化物層26之上，以形成具有遮罩構件30和暴露氧化物層32的一部分的開口32的遮罩結構28。遮罩結構34也稱為注入遮罩(implant mask)或注入保護遮罩。P型導電性摻雜劑層34在外延層20中形成。摻雜劑層34可通過將雜質材料比如，例如硼注入到外延層20中來形成。硼可以以約1×1013離子每平方釐米(離子/cm2)到約1×1014離子/cm2之間變化的劑量且在約100千電子伏特(keV)到約400keV之間變化的注入能量注入。形成摻雜劑層34的技術不限於注入技術。遮罩結構28被除去。
現參考圖2，厚度在約1,000Å到約3,000Å之間變化的介電材料層36形成在氧化物層26之上，且厚度在約10,000Å到約15,000Å之間變化的介電材料層38形成在介電層36之上。作為舉例，介電層36為氮化矽，而介電層38為由四乙基原矽酸鹽(tetraethylorthosilicate,TEOS)的分解形成的氧化物。由TEOS的分解形成的氧化物層稱為TEOS層，而氮化矽層可稱為氮化物層。應注意，選擇介電層26、36和38的材料，以使得介電層36的刻蝕率與介電層26和38不同。光刻膠層圖案化在TEOS層38之上，以形成具有遮罩構件42和暴露TEOS層38的部分的開口44的遮罩結構40。遮罩結構40也稱為蝕刻遮罩(etch mask)。
現參考圖3，使用例如反應離子刻蝕來各向異性地刻蝕TEOS層38的由開口44暴露的部分，以暴露介電層36的部分。去除遮罩結構40。TEOS層38的剩餘的部分充當具有開口47的硬遮罩(hardmask)46。因為TEOS層38已被分成了多個部分，所以其可稱為複數個TEOS層38，即，多個層。
現參考圖4，通過去除氮化矽層36的由硬遮罩46暴露的部分，即，去除氮化矽層36的由遮罩46中的開口44暴露的部分，以及氧化物層26、摻雜劑區34以及外延層20的在氮化矽層36的由開口44暴露的部分下面的部分，來在外延層20中形成具有側壁52和底54的槽溝50、具有側壁58和底60的槽溝56，以及具有側壁64和底66的槽溝62。可使用各向異性刻蝕技術，比如，例如反應離子刻蝕來去除層36、26、20的部分和摻雜區34的部分。儘管槽溝50、56和62顯示為終止於外延層20，但這不是本發明的限制。例如，槽溝50和56可延伸到基板18中。較佳地，槽溝56延伸到摻雜劑區24，而槽溝62延伸到摻雜劑區22。刻蝕技術、形成在外延層20中的槽溝的數量或槽溝的形狀不是本發明的限制。如同TEOS層38一樣，氮化矽層36和氧化物層26已被分成了可稱為複數個氮化矽層36和複數個氧化物層26的多個部分，即，多個層。
現參考圖5，分別沿著側壁52、58和64並在槽溝50、56和62的底54、60和66上生長厚度在約750Å到約2,500Å之間變化的介電層68。較佳地，介電層68是熱生長的氧化物
層。氧化物層68的熱生長將摻雜劑區24和34的雜質材料驅入外延層20，形成稱為體區的P型導電性的摻雜劑區70。
現參考圖6，氧化物層68被各向異性地刻蝕以沿著側壁52、58和64形成間隔體72，並分別暴露槽溝50、56和62的底54、60和66。作為舉例，使用反應離子刻蝕來各向異性地刻蝕氧化物層68。在稀釋的氫氟酸溶液中使用濕法浸泡(wet dip)來清洗半導體材料12。使用熱磷酸將氮化矽層36進行氮化物濕法刻蝕處理，以便在介電層26和38之間形成著落墊腔74。氮化物濕蝕刻劑橫向地刻蝕掉氮化矽層36的處在介電層26和38之間的部分，以便形成著落墊腔74。濕蝕刻劑的類型不是本發明的限制。
現參考圖7，導電材料76形成在TEOS層38之上，並形成在槽溝50、56和62內，以及形成在著落墊腔74內。較佳地，導電材料76是一層多晶矽，其被生長在介電層38之上，填充槽溝50、56和62、著落墊腔74，且厚度在約5,000Å到約10,000Å之間變化。導電層76可包括矽化物，比如矽化鎢、多晶矽和矽化物的堆積層、或任何數量的其他導電材料。作為舉例，多晶矽層76用P型雜質材料，比如硼來摻雜，且厚度約8,000Å。導電材料也可稱為槽溝填充材料。根據一實施方式，槽溝62的寬度大於槽溝50和56的寬度，因此多晶矽層76部分填充槽溝62。
現參考圖8，從TEOS層38去除多晶矽層76。在較佳實施方式中，使用，例如各向同性幹法刻蝕從TEOS層38各向同性地剝除多晶矽層76。各向同性地剝除多晶矽層76將部
分78剩在著落墊74及槽溝50、56和62中。為清楚的目的，多晶矽層76的部分78的子部分78A是著落墊腔74內的部分以及在著落墊腔74之間並橫向地鄰近著落墊腔74的區域，而多晶矽層76的部分78的子部分78B處在槽溝50、56和62內。各向同性地剝除多晶矽層76從腔62去除多晶矽層76的部分，不過子部分78C剩餘在著落墊腔74內。
現參考圖9，厚度在約12,000Å到約20,000Å之間變化的多晶矽層80被生長在TEOS層38之上，以及多晶矽層76的部分78之上。作為舉例，多晶矽層80用N型雜質材料，比如磷來摻雜，且厚度約16,000Å。在多晶矽層80上形成光刻膠層82。
現參考圖10，使用定時凹槽刻蝕(timed recess etch)來刻蝕光刻膠層82和多晶矽層80，將部分80A剩在槽溝62中，並形成暴露多晶矽層76的子部分78A的開口84。凹槽刻蝕可以是各向同性刻蝕、各向異性刻蝕、幹法刻蝕、濕法刻蝕或其組合。
現參考圖11，使用，例如濕蝕刻劑來剝離TEOS層38。可選地，多晶矽部分78A、78B、78C和80A被退火。退火部分78A將多晶矽部分78A在槽溝50中的雜質材料驅入外延層20，形成增強的摻雜劑區86；將多晶矽部分78A在槽溝56中的雜質材料驅入體區70，形成增強的摻雜劑區或體區88；將多晶矽部分80A在槽溝62中的雜質材料驅入摻雜劑區22，形成增強的摻雜劑區90；且將多晶矽部分80A的雜質材料驅入多晶矽部分78C，以補償多晶矽部分78C的
雜質材料，這樣，它們具有與多晶矽部分80A相同的導電類型，即當多晶矽部分80A為P型導電性時，為P型導電性。
現參考圖12，使用濕蝕刻劑去除或剝離介電層36，剩下充當著落墊的部分78A。另外，剝離介電層36使部分78C，結合多晶矽部分80的橫向地鄰近部分76C的區域，形成著落墊92。應認識到，著落墊78A自對齊到(self-aligned to)槽溝50和56，而著落墊92自對齊到槽溝62。
圖13是根據本發明的另一個實施方式的半導體元件150的一部分在製造期間的剖視圖。應注意，製造半導體元件150的過程步驟類似於參考圖1-11所描述的製造半導體元件10的過程步驟。因此，對半導體元件150的製造的描述從圖11延續，但應理解，在此實施方式中，圖1-11中所示參考符號10對應於參考符號150。厚度在約250Å到約1,000Å之間變化的介電材料層152形成在介電層36、多晶矽部分78A和多晶矽部分80A上。較佳地，介電層152的材料與介電層36的材料相同。根據一實施方式，介電層152的材料為厚度約500Å的氮化矽。光刻膠層被圖案化在氮化矽層152上，以形成具有遮罩構件156和暴露介電層152的部分的開口158的遮罩結構154。遮罩結構154也稱為刻蝕保護遮罩。
現參考圖14，各向異性地刻蝕氮化矽層152的被暴露的部分和氮化矽層26的部分，暴露了一個或更多的部分78A。刻蝕在氧化物層26上停止。然後，使用各向異性刻
蝕來刻蝕已被暴露的一個或更多的部分78A。各向異性刻蝕形成開口160，該開口160暴露一個或更多的槽溝52中的多晶矽部分78B。類似氮化矽刻蝕，部分78A的刻蝕在氧化物層26上停止。作為舉例，氮化矽層36和152以及部分78A可使用反應離子刻蝕而各向異性地刻蝕，其中刻蝕化學組成(etch chemistries)調整成刻蝕氮化矽，然後改變以刻蝕多晶矽。
現參考圖15，進行場氧化(field oxidation)以從在開口160以下的被暴露的多晶矽部分78B以及外延層20部分，生長場氧化物隔離區162。
現參考圖16，使用濕蝕刻劑去除或剝離介電層36和152，剩下充當著落墊的部分78A。另外，剝離介電層36使部分78C，結合多晶矽部分80橫向地鄰近部分76C的區域，形成著落墊92。
至此，應認識到，提供了一種具有著落墊的半導體元件和一種用於製造該半導體元件的方法。製造著落墊不使用額外的多晶矽層，從而降低了製造半導體元件的成本。另外，在包括槽溝的實施方式中，槽溝尺寸獨立於接觸著落墊的厚度。本發明的實施方式的另一個優點在於著落墊自對齊到槽溝。
儘管已在此公開了較佳的實施方式和方法，但對於本領域技術人員來說，根據前述公開內容明顯的是，可對這樣的實施方式和方法進行變化和修改而不偏離本發明的精神和範圍。例如，可省略一個或更多的摻雜劑區21、22和
24。可替換地，可製造具有頂側接觸或底側接觸的半導體裝置。期望本發明將僅限於由隨附的申請專利範圍和適用法律的規則和法則所要求的程度。
10‧‧‧半導體元件
12‧‧‧半導體材料
14‧‧‧表面
16‧‧‧表面
18‧‧‧半導體基板/基板層
20‧‧‧外延層
21‧‧‧摻雜劑區
22‧‧‧摻雜劑區
24‧‧‧摻雜劑區
26‧‧‧介電材料層
28‧‧‧遮罩結構
30‧‧‧遮罩構件
32‧‧‧氧化物層
34‧‧‧遮罩結構
36‧‧‧介電材料層
38‧‧‧介電材料層
40‧‧‧遮罩結構
42‧‧‧遮罩構件
44‧‧‧開口
46‧‧‧硬遮罩
47‧‧‧開口
50‧‧‧槽溝
52‧‧‧側壁
54‧‧‧底
56‧‧‧槽溝
58‧‧‧側壁
60‧‧‧底
62‧‧‧槽溝
64‧‧‧側壁
66‧‧‧底
68‧‧‧介電層
70‧‧‧摻雜劑區
72‧‧‧間隔體
74‧‧‧著落墊腔
76‧‧‧導電材料/導電層/多晶矽層
78‧‧‧部分
78A‧‧‧子部分/多晶矽部分
78B‧‧‧子部分/多晶矽部分
78C‧‧‧子部分/多晶矽部分
80‧‧‧多晶矽層
80A‧‧‧部分/多晶矽部分
82‧‧‧光刻膠層
84‧‧‧開口
86‧‧‧摻雜劑區
88‧‧‧摻雜劑區/體區
90‧‧‧摻雜劑區
92‧‧‧著落墊
150‧‧‧半導體元件
152‧‧‧介電材料層
154‧‧‧遮罩結構
156‧‧‧遮罩構件
158‧‧‧開口
160‧‧‧開口
162‧‧‧場氧化物隔離區
結合附圖，閱讀下面詳細的說明，將更好地理解本發明，附圖中同樣的參考符號指示同樣的構件，其中：圖1是根據本發明的實施方式的半導體元件在早期的製造階段的剖視圖；圖2是圖1的半導體元件在較後的製造階段的剖視圖；圖3是圖2的半導體元件在較後的製造階段的剖視圖；圖4是圖3的半導體元件在較後的製造階段的剖視圖；圖5是圖4的半導體元件在較後的製造階段的剖視圖；圖6是圖5的半導體元件在較後的製造階段的剖視圖；圖7是圖6的半導體元件在較後的製造階段的剖視圖；圖8是圖7的半導體元件在較後的製造階段的剖視圖；圖9是圖8的半導體元件在較後的製造階段的剖視圖；圖10是圖9的半導體元件在較後的製造階段的剖視圖；圖11是圖10的半導體元件在較後的製造階段的剖視圖；圖12是圖11的半導體元件在較後的製造階段的剖視圖；圖13是根據本發明的另一個實施方式的半導體元件在製造期間的剖視圖；圖14是圖13的半導體元件在較後的製造階段的剖視圖；圖15是圖14的半導體元件在較後的製造階段的剖視圖；以及
圖16是圖15的半導體元件在較後的製造階段的剖視圖。
10‧‧‧半導體元件
12‧‧‧半導體材料
14‧‧‧表面
16‧‧‧表面
18‧‧‧半導體基板/基板層
20‧‧‧外延層
21‧‧‧摻雜劑區
22‧‧‧摻雜劑區
26‧‧‧介電材料層
36‧‧‧介電材料層
50‧‧‧槽溝
52‧‧‧側壁
54‧‧‧底
56‧‧‧槽溝
58‧‧‧側壁
60‧‧‧底
62‧‧‧槽溝
64‧‧‧側壁
66‧‧‧底
70‧‧‧摻雜劑區
72‧‧‧間隔體
78A‧‧‧子部分/多晶矽部分
78B‧‧‧子部分/多晶矽部分
78C‧‧‧子部分/多晶矽部分
80A‧‧‧部分/多晶矽部分
86‧‧‧摻雜劑區
88‧‧‧摻雜劑區/體區
90‧‧‧摻雜劑區
92‧‧‧著落墊
Claims (17)
- 一種用於製造一半導體元件的方法，包括：提供具有一主表面的一半導體材料；在該半導體材料中形成至少一個槽溝，該至少一個槽溝具有一底和側壁；以及在該至少一個槽溝之上以及橫向地鄰近至該至少一個槽溝形成至少一個自對齊著落墊，其中形成該至少一個自對齊著落墊包括：在該主表面之上形成一第一層介電材料；在該第一層介電材料之上形成第二層介電材料；在該第二層介電材料之上形成第三層介電材料；形成通過該第一層介電材料、該第二層介電材料和該第三層介電材料的一開口；及去除該第二層介電材料的一部分，該第二層介電材料的該部分由延伸通過該第一層介電材料、該第二層介電材料和該第三層介電材料的該開口暴露，以形成橫向地延伸進入該第二層介電材料的腔。
- 如請求項1的方法，其中該第一層介電材料、該第二層介電材料和該第三層介電材料分別是氧化物、氮化物和氧化物。
- 如請求項1的方法，其中去除該第二層介電材料的部分的步驟包括：用濕蝕刻劑去除該第二層介電材料的部分。
- 如請求項3的方法，進一步包括：在該至少一個槽溝和 橫向地延伸進入該第二層介電材料的該等腔中形成一導電材料。
- 如請求項4的方法，進一步包括：去除該第二層介電材料和該第三層介電材料。
- 一種用於製造一半導體元件的方法，包括：提供具有一主表面的一半導體材料；在該半導體材料中形成至少一個槽溝，該至少一個槽溝具有一底和側壁；以及在該至少一個槽溝之上以及橫向地鄰近至該至少一個槽溝形成至少一個自對齊著落墊，其中在該至少一個槽溝之上以及橫向地鄰近至該至少一個槽溝形成該至少一個自對齊著落墊包括：在該至少一個槽溝的一部分之上形成該至少一個自對齊著落墊。
- 一種用於製造一半導體元件的方法，包括：提供具有一主表面的一半導體材料；在該半導體材料中形成至少一個槽溝，該至少一個槽溝具有一底和側壁；沿著該至少一個槽溝的該等側壁形成側壁間隔體；及在該至少一個槽溝之上以及橫向地鄰近至該至少一個槽溝形成至少一個自對齊著落墊。
- 如請求項7的方法，進一步包括：在該至少一個槽溝中形成一導電材料。
- 一種用於製造一半導體元件的方法，包括：提供具有一主表面的一半導體材料； 在該主表面之上形成一第一層材料；在該第一層材料之上形成一第二層材料；在該第二層材料之上形成一第三層材料；形成一開口，該開口暴露該半導體材料的一部分；在該半導體材料中形成一槽溝，該槽溝從該主表面延伸到該半導體材料和側壁中；在該第二材料中形成一腔，該腔從該開口橫向地延伸入該第二材料中；以及在該槽溝和該腔中形成一導電材料。
- 如請求項9的方法，其中該第一層材料和該第三層材料是氧化物，而該第二層材料是氮化物。
- 如請求項9的方法，其中該導電材料是多晶矽。
- 如請求項9的方法，進一步包括：去除該第二材料的部分和該第三材料的部分。
- 如請求項9的方法，其中形成該腔的步驟包括：使用濕蝕刻劑來形成該腔。
- 如請求項9的方法，進一步包括：在該槽溝的側壁和該導電材料之間形成介電材料。
- 一種半導體元件，包括：一半導體材料，其具有一主表面；一介電材料層，其在該主表面之上；一槽溝，其延伸到該半導體材料中；一導電槽溝填充材料，其在該槽溝內；以及一自對齊著落墊，其在該介電材料層的一部分和該導 電槽溝填充材料之上。
- 如請求項15的半導體元件，其中該自對齊著落墊包括該導電槽溝填充材料。
- 如請求項16的半導體元件，進一步包括沿著該槽溝的該等側壁的介電間隔體，該等介電間隔體在該槽溝的該等側壁和該導電槽溝填充材料之間。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040256666A1 (en) * | 2001-03-21 | 2004-12-23 | Fuji Electric Co., Ltd. | Trench-type MOSFET having a reduced device pitch and on-resistance |
| US20060286796A1 (en) * | 2005-06-20 | 2006-12-21 | Nicolas Nagel | Method of forming a contact in a flash memory device |
| TW200816370A (en) * | 2006-09-28 | 2008-04-01 | Semiconductor Components Ind | Method of forming a semiconductor device having trench charge compensation regions |
| US20080099852A1 (en) * | 2006-10-31 | 2008-05-01 | Juergen Faul | Integrated semiconductor device and method of manufacturing an integrated semiconductor device |
| TW200820419A (en) * | 2006-10-19 | 2008-05-01 | Semiconductor Components Ind | Semiconductor device having deep trench charge compensation regions and method |
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|---|---|---|---|---|
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040256666A1 (en) * | 2001-03-21 | 2004-12-23 | Fuji Electric Co., Ltd. | Trench-type MOSFET having a reduced device pitch and on-resistance |
| US20060286796A1 (en) * | 2005-06-20 | 2006-12-21 | Nicolas Nagel | Method of forming a contact in a flash memory device |
| TW200816370A (en) * | 2006-09-28 | 2008-04-01 | Semiconductor Components Ind | Method of forming a semiconductor device having trench charge compensation regions |
| TW200820419A (en) * | 2006-10-19 | 2008-05-01 | Semiconductor Components Ind | Semiconductor device having deep trench charge compensation regions and method |
| US20080099852A1 (en) * | 2006-10-31 | 2008-05-01 | Juergen Faul | Integrated semiconductor device and method of manufacturing an integrated semiconductor device |
| TW200845234A (en) * | 2007-05-09 | 2008-11-16 | Semiconductor Components Ind | Semiconductor component and method of manufacture |
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