CN111326584B - 碳化硅mosfet及其制备方法 - Google Patents
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Abstract
本发明提供了碳化硅MOSFET及其制备方法，该碳化硅MOSFET包括碳化硅衬底、第一导电类型轻掺杂外延层、第二导电类型轻掺杂外延层、接触区、源极区、栅槽、轻掺杂注入区、栅氧层、栅极、介质层、金属电极和漏极。该碳化硅MOSFET通过在栅槽内壁上设置有第一导电类型轻掺杂注入区，可以有效使得沟道表面区域载流子浓度增加，进而有效提高沟道迁移率并降低沟道电阻。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及碳化硅MOSFET及其制备方法。
背景技术
第三代半导体材料碳化硅(SiC)具有宽禁带、高临界击穿电场、高饱和漂移速率等特性，能够在高温、高频、高功率等这类极端场景下良好地工作，进而能为各种应用和系统带来显著的性能提升。在SiC功率器件中，SiC MOSFET具有输入阻抗高、开关速度稳定性高、导通电阻低等优点，是最受关注的SiC开关器件。参照图1，现有的沟槽型SiC MOSFET，在重掺杂的n+SiC衬底2上外延形成n-SiC漂移层3，在n-漂移层上3通过注入形成p-阱4，通过光刻及注入形成源极区n+6和p+接触区5，刻蚀漂移层3形成沟槽，并在沟槽区氧化形成栅氧层7，淀积多晶硅栅8，之后形成介质层9和金属电极10，1为背面漏电极。虽然其具有上述有点，但电场集中效应増大了沟槽底部拐角处的场强，在MOS界面栅氧层的场强己经超过半导体电场强度，可能导致栅氧层在PN结之前击穿，因此其最大阻断电压受栅氧层击穿的限制而不是受半导体击穿的限制；另外，反型层电子迁移率小，特别是沟槽侧壁，因而特征导通电阻大。
因而，目前的SiC MOSFET仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种能够保证器件栅氧在高电压下不被击穿、提高器件可靠性，有效提高沟道内电子迁移率，降低沟道电阻，或者降低器件的特征导通电阻的SiC MOSFET。
在本发明的一个方面，本发明提供了一种碳化硅MOSFET。根据本发明的实施例，该碳化硅MOSFET包括：第一导电类型重掺杂碳化硅衬底；第一导电类型轻掺杂外延层，所述第一导电类型轻掺杂外延层设置在所述第一导电类型重掺杂碳化硅衬底的上表面上；第二导电类型轻掺杂外延层，所述第二导电类型轻掺杂外延层设置在所述第一导电类型轻掺杂外延层的上表面上；第二导电类型重掺杂接触区，所述第二导电类型重掺杂接触区位于所述第二导电类型轻掺杂外延层的上表面上；第一导电类型重掺杂源极区，所述第一导电类型重掺杂源极区与所述第二导电类型重掺杂接触区同层设置，且位于所述第二导电类型重掺杂接触区内侧；栅槽，所述栅槽贯穿所述第一导电类型重掺杂源极区和所述第二导电类型轻掺杂外延层，并延伸至所述第一导电类型轻掺杂外延层中；第一导电类型轻掺杂注入区，所述第一导电类型轻掺杂注入区设在所述栅槽的内壁上；栅氧层，所述栅氧层设在所述第一导电类型轻掺杂注入区的内壁上，并延伸形成外沿；栅极，所述栅极被构造成T 形结构，且包括竖直段和水平段，所述竖直段填充在所述栅槽中，所述水平段紧贴在所述外沿的上表面上；介质层，所述介质层设在所述栅极和所述栅氧层未被所述栅极覆盖的上表面；金属电极，所述金属电极设在所述第二导电类型重掺杂接触区、部分所述第一导电类型重掺杂源极区和所述介质层的表面上；漏极，所述漏极设在所述第一导电类型重掺杂碳化硅衬底的下表面上。发明人发现，该碳化硅MOSFET在栅槽内壁上设置有第一导电类型轻掺杂注入区，可以有效使得沟道表面区域载流子浓度增加，进而有效提高沟道迁移率并降低沟道电阻。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅MOSFET的方法。根据本发明的实施例，该方法包括：在第一导电类型重掺杂碳化硅衬底的上表面上依次形成第一导电类型轻掺杂外延层和第二导电类型轻掺杂外延层；对所述第二导电类型轻掺杂外延层进行离子注入，形成同层设置、且从所述第二导电类型轻掺杂外延层的上表面向所述第二导电类型轻掺杂外延层中延伸的第二导电类型重掺杂接触区和第一导电类型重掺杂源极区，所述第二导电类型重掺杂接触区位于所述第一导电类型重掺杂源极区外侧；对所述第一导电类型重掺杂源极区、所述第二导电类型轻掺杂外延层和所述第一导电类型轻掺杂外延层进行刻蚀，形成贯穿所述第一导电类型重掺杂源极区和所述第二导电类型轻掺杂外延层，并延伸至所述第一导电类型轻掺杂外延层中的栅槽；对所述栅槽的内壁进行离子注入，在所述栅槽的内壁上形成第一导电类型轻掺杂注入区；在所述第一导电类型轻掺杂注入区暴露的外表面和所述第一导电类型重掺杂源极区的部分上表面上形成栅氧层；在所述栅氧层的上表面上形成栅极；在所述栅极的上表面和所述栅氧层未被所述栅极覆盖的上表面上形成介质层；在所述第二导电类型重掺杂接触区、部分所述第一导电类型重掺杂源极区和所述介质层的上表面上形成金属电极；在所述第一导电类型重掺杂碳化硅衬底的下表面上形成漏极。发明人发现，该方法步骤简单、方便，易于实现工业化生产，与现有碳化硅MOSFET制备工艺兼容性高，对设备和反应条件没有苛刻的要求，且制备获得的碳化硅MOSFET沟道表面区域载流子浓度较高，沟道迁移率较高且沟道电阻较低。
附图说明
图1是现有技术中的碳化硅MOSFET的结构示意图。
图2是本发明一个实施例的碳化硅MOSFET的结构示意图。
图3是本发明另一个实施例的碳化硅MOSFET的结构示意图。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图 16和图17是本发明实施例的制备碳化硅MOSFET的方法的流程示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种碳化硅MOSFET。根据本发明的实施例，参照图2，该碳化硅MOSFET包括：第一导电类型重掺杂碳化硅衬底2；第一导电类型轻掺杂外延层3，所述第一导电类型轻掺杂外延层3设置在所述第一导电类型重掺杂碳化硅衬底2的上表面上；第二导电类型轻掺杂外延层4，所述第二导电类型轻掺杂外延层4设置在所述第一导电类型轻掺杂外延层3的上表面上；第二导电类型重掺杂接触区5，所述第二导电类型重掺杂接触区5位于所述第二导电类型轻掺杂外延层4的上表面上；第一导电类型重掺杂源极区6，所述第一导电类型重掺杂源极区6位于所述第二导电类型轻掺杂外延层4的上表面上，且位于所述第二导电类型重掺杂接触区5的内侧；栅槽81，所述栅槽 81贯穿所述第一导电类型重掺杂源极区6和所述第二导电类型轻掺杂外延层4，并延伸至所述第一导电类型轻掺杂外延层3中；第一导电类型轻掺杂注入区13，所述第一导电类型轻掺杂注入区13设在所述栅槽81的内壁上；栅氧层7，所述栅氧层7设在所述第一导电类型轻掺杂注入区13的内壁上，并延伸形成外沿；栅极8，所述栅极8被构造成T形结构，且包括竖直段和水平段，所述竖直段填充在所述栅槽中，所述水平段紧贴在所述外沿的上表面上；介质层9，所述介质层9设在所述栅极8的上表面上和所述栅氧层7未被所述栅极覆盖的上表面上；金属电极10，所述金属电极10设在所述第二导电类型重掺杂接触区5、部分所述第一导电类型重掺杂源极区6和所述介质层9的上表面上；漏极1，所述漏极1 设在所述第一导电类型重掺杂碳化硅衬底2的下表面上。发明人发现，该碳化硅MOSFET 在栅槽内壁上设置有第一导电类型轻掺杂注入区13，可以有效使得沟道表面区域载流子浓度增加，进而有效提高沟道迁移率并降低沟道电阻。
需要说明的是，本文中所采用的描述方式“第一导电类型”和“第二导电类型”是指n型导电(即电子导电)或p型导电(即空穴导电)，两者不同，具体的，第一导电类型为n型导电，第二导电类型为p型导电；或者第二导电类型为n型导电，第一导电类型为p型导电。
根据本发明的实施例，第一导电类型重掺杂碳化硅衬底2可以为常规碳化硅衬底，一些具体实施例中，第一导电类型重掺杂碳化硅衬底2可以为n型重掺杂碳化硅衬底，掺杂浓度可以为1×1018cm-3～1×1019cm-3，如1×1018cm-3、2×1018cm-3、3×1018cm-3、4×1018cm-3、5×1018cm-3、6×1018cm-3、7×1018cm-3、8×1018cm-3、9×1018cm-3、1×1019cm-3等。掺杂杂质包括但不限于氮(N)或磷(P)等。一些实施例中，第一导电类型重掺杂碳化硅衬底2的厚度为330微米～370微米，如330微米、340微米、350微米、360微米、370微米等，一些具体实施例中，第一导电类型重掺杂碳化硅衬底2的厚度为350±20微米。由此，有利于降低衬底电阻，进而降低器件电阻，使得器件具有良好的使用性能，有利于提高器件的使用效果。
根据本发明的实施例，参照图3，所述第一导电类型轻掺杂外延层3包括由下至上层叠设置的第一外延层31和第二外延层32，所述第一外延层31中设有第二导电类型重掺杂区 12，所述第二导电类型重掺杂区12从所述第一外延层31上表面向所述第一外延层31中延伸，所述栅槽81的底部延伸至所述第二导电类型重掺杂区12中。由此，栅槽的底部被第二导电类型重掺杂区12的包围，高电压由PN结承担，可以有效保护栅氧层不被击穿，器件可靠性大大提高。
根据本发明的实施例，第一外延层31和第二外延层32均可以为常规的轻掺杂外延层。一些具体实施例中，可以均为n型碳化硅轻掺杂外延层，掺杂浓度各自独立地为1×1015cm-3～2×1016cm-3，如1×1015cm-3、2×1015cm-3、3×1015cm-3、4×1015cm-3、5×1015cm-3、6×1015 cm-3、7×1015cm-3、8×1015cm-3、9×1015cm-3、1×1016cm-3、2×1016cm-3等，掺杂杂质包括但不限于氮(N)或磷(P)等，其中，第一外延层31和第二外延层32的掺杂浓度，掺杂杂质种类可以相同，也可以不同。由此，可以使得电子流通效率进一步提高，降低电阻。一些实施例中，第一外延层31的厚度可以为10微米～15微米，如10微米、11微米、12微米、13微米、14微米、15微米等，第二外延层32的厚度可以为2微米～3微米，如2微米、 2.1微米、2.2微米、2.3微米、2.4微米、2.5微米、2.6微米、2.7微米、2.8微米、2.9微米、 3微米等。由此，此厚度范围保证器件耐压大于1200V，不会有过多余量；如果过厚，余量很大电阻会很高。
根据本发明的实施例，第二导电类型重掺杂区12可以是对第一外延层进行离子注入形成的，一些具体实施例中，第二导电类型重掺杂区12可以为p型碳化硅重掺杂区，掺杂浓度可以为1×1016cm-3～1×1017cm-3，1×1016cm-3、2×1016cm-3、3×1016cm-3、4×1016cm-3、5×1016cm-3、6×1016cm-3、7×1016cm-3、8×1016cm-3、9×1016cm-3、1×1017cm-3等，掺杂杂质包括但不限于铝(Al)或硼(B)等。由此，能够承担较高的电压，更好的保护栅氧层不被击穿，提高器件的可靠性，相对上述掺杂浓度，如果掺杂浓度过高，会提高器件电阻，如果掺杂浓度过低，不能起到保护栅氧层的作用，耗尽层仍会扩展到栅氧层处，使栅氧层击穿。第二导电类型重掺杂区的深度H为0.1微米～0.4微米，如0.1微米、0.2微米、0.3微米或 0.4微米等。在上述深度范围内，能够使得第二导电类型重掺杂区范围合适，且能够保证良好的耐压性能，较好的保护栅氧层不被击穿，相对上述范围，如果过深，第二导电类型重掺杂区范围太大会提高电阻；如果过浅或掺杂浓度过淡耗尽层仍会扩展到栅氧层处，使栅氧层击穿。
根据本发明的实施例，第二导电类型轻掺杂外延层4可以为p型碳化硅轻掺杂外延层，掺杂浓度可以为1×1013cm-3～1×1014cm-3，如1×1013cm-3、2×1013cm-3、3×1013cm-3、4×1013 cm-3、5×1013cm-3、6×1013cm-3、7×1013cm-3、8×1013cm-3、9×1013cm-3、1×1014cm-3等，掺杂杂质包括但不限于铝(Al)或硼(B)等，厚度可以为0.5微米～2微米，如0.5微米、0.6 微米、0.7微米、0.8微米、0.9微米、1.0微米、1.1微米、1.2微米、1.3微米、1.4微米、 1.5微米、1.6微米、1.7微米、1.8微米、1.9微米或2.0微米等。由此，使得器件具有合适的开启电压，相对上述厚度和掺杂浓度范围，过浓(即掺杂浓度过高)或过厚，不能形成反型层，器件很难开启；过淡(即掺杂浓度过低)或过薄，开启电压很低，甚至导致在栅极未加电压情况下器件就导通了，导致器件易失效。
根据本发明的实施例，所述第二导电类型轻掺杂外延层4是外延形成的。具体的，外延形成可以为通过沉积方法形成，例如包括但不限于化学气相沉积等，具体如金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition，MOCVD)等。由此，在栅极 8加正电压时，形成的反型层内电子浓度更加均匀，进而可以有效提高沟道迁移率，有效解决了通过离子注入形成的高斯分布导致载流子分布不均匀的问题。
根据本发明的实施例，第二导电类型重掺杂接触区5可以是对碳化硅掺杂得到的，具体的，可以为p型掺杂，掺杂浓度可以为1×1015cm-3～2×1016cm-3，如1×1015cm-3、2×1015cm-3、 3×1015cm-3、4×1015cm-3、5×1015cm-3、6×1015cm-3、7×1015cm-3、8×1015cm-3、9×1015cm-3、 1×1016cm-3、2×1016cm-3等，掺杂杂质包括但不限于铝(Al)或硼(B)等，厚度可以为1微米～1.5微米，如1微米、1.1微米、1.2微米、1.3微米、1.4微米、1.5微米等。由此，此厚度和浓度可以保证第二导电类型重掺杂接触区5与金属电极10形成良好的欧姆接触的同时，不增大器件导通电阻；过多或过少都会影响接触电阻和导通电阻。
根据本发明的实施例，第一导电类型重掺杂源极区6可以是对碳化硅掺杂得到的，具体的，可以为n型掺杂，2×1014cm-3～3×1015cm-3，如2×1014cm-3、3×1014cm-3、4×1014cm-3、5×1014cm-3、6×1014cm-3、7×1014cm-3、8×1014cm-3、9×1014cm-3、1×1015cm-3、2×1015cm-3、 3×1015cm-3等，掺杂杂质包括但不限于铝(Al)或硼(B)等，厚度可以为1微米～1.5微米，如1微米、1.1微米、1.2微米、1.3微米、1.4微米、1.5微米等。由此，第一导电类型重掺杂源极区6是电流流通的重要区域，上述掺杂浓度和厚度可以保证足够低的电阻和较好的流通通道；过厚会导致沟道长度降低，形成段沟道效应；过浅不利于电流流通。
根据本发明的实施例，栅槽是对第一导电类型重掺杂源极区6、第二导电类型轻掺杂外延层4、第二外延层32和第二导电类型重掺杂区12进行刻蚀形成的，该栅槽贯穿第一导电类型重掺杂源极区6、第二导电类型轻掺杂外延层4、第二外延层32，栅槽的底部位于第二导电类型重掺杂区12中，栅槽的刻蚀深度H1可以为4.5微米～6.5微米，如4.5微米、 4.6微米、4.7微米、4.8微米、4.9微米、5.0微米、5.1微米、5.2微米、5.3微米、5.4微米、 5.5微米、5.6微米、5.7微米、5.8微米、5.9微米、6.0微米、6.1微米、6.2微米、6.3微米、 6.4微米、6.5微米等，宽度W1为3微米-4微米，如3.1微米、3.2微米、3.3微米、3.4微米、3.5微米、3.6微米、3.7微米、3.8微米、3.9微米、4微米等。由此，该深度范围能够保证贯穿第二外延层32，从而保证器件有效沟道长度，过深影响耐压和电阻；过浅会使沟道过短，产生段沟道效应；该宽度范围可以保证器件功能的同时尽量降低栅极区域电阻。
根据本发明的实施例，第一导电类型轻掺杂注入区13可以是刻蚀形成栅槽后对栅槽内壁进行离子注入形成的。具体的，第一导电类型轻掺杂注入区13中的掺杂浓度为1×1013 cm-3～2×1013cm-3，如1×1013cm-3、1.1×1013cm-3、1.2×1013cm-3、1.3×1013cm-3、1.4×1013cm-3、 1.5×1013cm-3、1.6×1013cm-3、1.7×1013cm-3、1.8×1013cm-3、1.9×1013cm-3、2.0×1013cm-3等。掺杂杂质包括但不限于铝(Al)或硼(B)等。在该掺杂浓度范围内，可以更加有效地增加沟道表面区域载流子浓度，进而有效提高沟道迁移率并降低沟道电阻。
根据本发明的实施例，栅氧层7设置在第一导电类型轻掺杂注入区13的内壁上，即位于第一导电类型轻掺杂注入区13朝向栅槽81内部的表面上，形成栅氧层7后栅槽81内仍具有容纳空间，在一些实施例中，栅氧层7的上端向第一导电类型轻掺杂注入区13的上表面上延伸至第一导电类型重掺杂源极区6的部分表面上形成外沿。一些实施例中，形成栅氧层7的材质可以为二氧化硅、氮氧化硅等。
根据本发明的实施例，栅极8可以被构造为T形结构，包括水平段和竖直段，其中，竖直段填充在栅槽81中，水平段紧贴在栅氧层的外沿的上表面上，具体的，栅极8的竖直段填充在形成栅氧层7后形成的上述容纳空间中。一些实施例中，形成栅极8的材料包括但不限于多晶硅等。由此，导电性较好，使用性能较佳。
根据本发明的实施例，形成介质层9的材料可以为常规介质层材料，例如包括但不限于二氧化硅、氮化硅、聚酰亚胺等。由此，绝缘性较好，使用性能较佳。
根据本发明的实施例，形成金属电极10和漏极1的材料可以分别为常规金属电极和漏极的材料，例如各自独立的包括但不限于铜、银和金中的至少一种。由此，导电性较佳，使用性能较好。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅MOSFET的方法。根据本发明的实施例，该方法包括以下步骤：
S1：在第一导电类型重掺杂碳化硅衬底2上表面上依次形成第一导电类型轻掺杂外延层3和第二导电类型轻掺杂外延层4，结构示意图参见图4。
根据本发明的实施例，形成第一导电类型轻掺杂外延层3和第二导电类型轻掺杂外延层4的方法可以为外延形成，具体的，可以通过沉积方法形成，例如包括但不限于化学气相沉积等，具体如金属有机化合物化学气相沉淀(MOCVD)等。由此，工艺成熟，操作简单、方便，且形成的第一导电类型轻掺杂外延层3和第二导电类型轻掺杂外延层4中的掺杂浓度分布更加均匀，器件使用性能更佳。特别是，通过外延形成第二导电类型轻掺杂外延层4，在栅极8加正电压时，形成的反型层内电子浓度更加均匀，进而可以有效提高沟道迁移率，有效解决了通过离子注入形成的高斯分布导致载流子分布不均匀的问题。
根据本发明的一些实施例，形成第一导电类型轻掺杂外延层3的步骤可以为：参照图 5-图9，先在第一导电类型重掺杂碳化硅衬底2上表面上外延形成第一外延层31，然后对第一外延层31进行刻蚀形成台阶形貌(即形成凹槽)，刻蚀深度可以为0.1微米-0.4微米，如0.1微米、0.2微米、0.3微米和0.4微米等，具体的刻蚀方法可以为湿法刻蚀和干法刻蚀中的至少一种，例如可以先在第一外延层31上表面上形成具有图案的掩膜，然后对未被掩膜版覆盖的第一外延层31的上表面进行刻蚀，然后再去除掩膜；接着在刻蚀后的第一外延层31的上表面上外延形成厚度为1微米-2微米(如1微米、1.1微米、1.2微米、1.3微米、 1.4微米、1.5微米、1.6微米、1.7微米、1.8微米、1.9微米或2微米等)的第二导电类型重掺杂层121，然后对第二导电类型重掺杂层121进行刻蚀，仅保留上述凹槽中的部分，以形成第二导电类型重掺杂区12；然后再在第一外延层31和第二导电类型重掺杂区12的上表面上外延形成第二外延层32。然后在第二外延层的上表面上形成第二导电类型轻掺杂外延层4，结构示意图参见图10。需要说明的是，后面均以图10所示的结构基础上继续进行后续步骤进行示例说明。
S2:对所述第二导电类型轻掺杂外延层4进行离子注入，形成从所述第二导电类型轻掺杂外延层4的上表面向所述第二导电类型轻掺杂外延层4中延伸的第二导电类型重掺杂接触区5和第一导电类型重掺杂源极区6，所述第二导电类型重掺杂接触区5位于所述第一导电类型重掺杂源极区6外侧，结构示意图参见图11。
根据本发明的实施例，第二导电类型重掺杂接触区5和第一导电类型重掺杂源极区6 可以通过两次离子注入形成，然后进行高温退火处理，退火温度可以在1600摄氏度-1700 摄氏度范围内，如1600摄氏度、1610摄氏度、1620摄氏度、1630摄氏度、1640摄氏度、1650摄氏度、1660摄氏度、1670摄氏度、1680摄氏度、1690摄氏度、1700摄氏度等。
S3：对所述第一导电类型重掺杂源极6、所述第二导电类型轻掺杂外延层4和所述第一导电类型轻掺杂外延层3进行刻蚀，形成贯穿所述第一导电类型重掺杂源极区6和所述第二导电类型轻掺杂外延层4，并延伸至所述第一导电类型轻掺杂外延层3中的栅槽81，结构示意图参见图12。
根据本发明的实施例，该步骤中刻蚀可以选自湿法刻蚀和干法刻蚀中的至少一种，具体的刻蚀液或刻蚀气体可以根据刻蚀对象的具体成分灵活选择。
S4：对所述栅槽81的内壁进行离子注入，在所述栅极81的内壁上形成第一导电类型轻掺杂注入区13，结构示意图参见图13。
根据本发明的实施例，该步骤中可以采用常规的离子注入方法，例如可以先形成掩膜，然后进行离子注入，接着再刻蚀掉掩膜等，在此不再过多赘述。
S5：在所述第一导电类型轻掺杂注入区13暴露的外表面和所述第一导电类型重掺杂源极区6的部分上表面上形成栅氧层7，结构示意图参见图14。
根据本发明的实施例，该步骤中可以通过热氧化生长(如干氧化法或湿氧化法等)等方法形成栅氧层，具体的氧化条件和参数本领域技术人员可以根据实际需要灵活选择，在此不再一一赘述。
S6：在所述栅氧层7的上表面上形成栅极8，结构示意图参见图15。
S7：在所述栅极8的上表面和所述栅氧层7未被所述栅极8覆盖的上表面上形成介质层9，结构示意图参见图16。
S8：在所述第二导电类型重掺杂接触区5、部分所述第一导电类型重掺杂源极区6和所述介质层9的上表面上形成金属电极10，结构示意图参见图17。
S9：在所述第一导电类型重掺杂碳化硅衬底2的下表面上形成漏极1，结构示意图参见图3。
根据本发明的实施例，上述步骤S6-S9中可以通过淀积方法形成栅极8、介质层9、金属电极10和漏极1，例如化学气相沉积(如蒸镀、溅射等等)、物理气相沉积等等，具体的参数条件本领域技术人员可以根据需要灵活选择，在此不再过多赘述。
该制备方法中涉及的第一导电类型重掺杂碳化硅衬底2、第一导电类型轻掺杂外延层3、第二导电类型轻掺杂外延层4、第二导电类型重掺杂接触区5、第一导电类型重掺杂源极区 6、栅槽81、第一导电类型轻掺杂注入区13、栅氧层7、栅极8、介质层9、金属电极10和漏极1均可以与前面描述的一致，在此不再过多赘述。
发明人发现，该方法步骤简单、方便，易于实现工业化生产，与现有碳化硅MOSFET制备工艺兼容性高，对设备和反应条件没有苛刻的要求，且制备获得的碳化硅MOSFET沟道表面区域载流子浓度较高，沟道迁移率较高且沟道电阻较低。
下面详细描述本发明的实施例。
实施例1
制备方法包括：
步骤1：在重掺杂的n+型SIC衬底2上PECVD外延形成n-型SIC第一外延层31；第一外延层31的掺杂浓度为1×1015cm-3，厚度为10微米，掺杂杂质为氮(N)，结构示意图参见图5。
步骤2：对n-型第一外延层31进行刻蚀，形成台阶形貌，刻蚀深度为0.1微米，结构示意图参见图6。
步骤3：在上述刻蚀后的n-型第一外延层31上外延形成重掺杂的p+外延层121并进行刻蚀，以形成第p+重掺杂区12；p+重掺杂区12的掺杂浓度为1×1016cm-3，掺杂杂质为铝(Al),厚度为1微米；如图7，图8所示。
步骤4：在n-型第一外延层31和p+重掺杂区12上继续外延形成n-轻掺杂的第二外延层32，n-型第二外延层32的掺杂浓度为1×1015cm-3，厚度为2微米；如图9所示；
步骤5：在n-型第二外延层32上外延形成p-型外延层4；p型SIC轻掺杂外延层4的掺杂浓度为1×1013cm-3，掺杂杂质为铝(Al)，厚度为2微米；如图10所示；
步骤6：在外延层4上通过光刻及注入形成n+源极区6及p+接触区5；源极区6的掺杂浓度为2×1014cm-3，接触区5的掺杂浓度为1×1015cm-3；并进行注入后的高温退火，退火温度在1600℃之间；如图11所示；
步骤7：对n+有源区、p-外延层4、n-外延层32和p+掺杂区12进行刻蚀，形成沟槽(即栅槽)；沟槽的刻蚀深度为4.5微米；宽度为3微米；如图12所示；
步骤8：形成沟槽后进行阻挡注入，在沟槽表面区形成n-注入区域13，浓度为1×1013cm-3；完成注入后刻蚀掉掩膜；如图13所示；
步骤9：氧化形成栅氧层7；如图14所示；
步骤10：淀积形成多晶硅栅极8和介质层9；如图15，图16所示；
步骤11：淀积表面金属10和背面漏电极1；如图17，图3所示，得到碳化硅MOSFET。
实施例2
制备方法包括：
步骤1：在重掺杂的n+型SIC衬底2上MOCVD外延形成n-型SIC外延层3；外延层 3的掺杂浓度为5×1015cm-3，厚度为15微米，掺杂杂质为氮(N)，结构示意图参见图4。
步骤2：在n-型外延层3上外延形成p-型外延层4；p型SIC轻掺杂外延层4的掺杂浓度为5×1013cm-3，掺杂杂质为铝(Al)，厚度为2.5微米；如图4所示；
步骤3：在外延层4上通过光刻及注入形成n+源极区6及p+接触区5；源极区6的掺杂浓度为1×1015cm-3，接触区5的掺杂浓度为5×1015cm-3；并进行注入后的高温退火，退火温度在1650℃之间；如图2所示；
步骤4：对n+有源区、p-外延层4、n-外延层32和p+掺杂区12进行刻蚀，形成沟槽(即栅槽)；沟槽的刻蚀深度为5.5微米；宽度为3.5微米；如图2所示；
步骤5：形成沟槽后进行阻挡注入，在沟槽表面区形成n-注入区域13，浓度为1×1013cm-3；完成注入后刻蚀掉掩膜；如图2所示；
步骤6：氧化形成栅氧层7；如图2所示；
步骤7：淀积形成多晶硅栅极8和介质层9；如图2所示；
步骤8：淀积表面金属10和背面漏电极1；如图2所示，得到碳化硅MOSFET。
实施例3
制备方法包括：
步骤1：在重掺杂的n+型SIC衬底2上PECVD外延形成n-型SIC第一外延层31；第一外延层31的掺杂浓度为1×1016cm-3，厚度为15微米，掺杂杂质为氮(N)，结构示意图参见图5。
步骤2：对n-型第一外延层31进行刻蚀，形成台阶形貌，刻蚀深度为0.4微米，结构示意图参见图6。
步骤3：在上述刻蚀后的n-型第一外延层31上外延形成重掺杂的p+外延层121并进行刻蚀，以形成第p+重掺杂区12；p+重掺杂区12的掺杂浓度为1×1017cm-3，掺杂杂质为铝(Al)，厚度为2微米；如图7，图8所示。
步骤4：在n-型第一外延层31和p+重掺杂区12上继续外延形成n-轻掺杂的第二外延层32，n-型第二外延层32的掺杂浓度为1×1016cm-3，厚度为3微米；如图9所示；
步骤5：在n-型第二外延层32上外延形成p-型外延层4；p型SIC轻掺杂外延层4的掺杂浓度为1×1014cm-3，掺杂杂质为铝(Al)，厚度为3微米；如图10所示；
步骤6：在外延层4上通过光刻及注入形成n+源极区6及p+接触区5；源极区6的掺杂浓度为3×1015cm-3，接触区5的掺杂浓度为2×1016cm-3；并进行注入后的高温退火，退火温度在1700℃之间；如图11所示；
步骤7：对n+有源区、p-外延层4、n-外延层32和p+掺杂区12进行刻蚀，形成沟槽(即栅槽)；沟槽的刻蚀深度为6.5微米；宽度为4微米；如图12所示；
步骤8：形成沟槽后进行阻挡注入，在沟槽表面区形成n-注入区域13，浓度为1×1013cm-3；完成注入后刻蚀掉掩膜；如图13所示；
步骤9：氧化形成栅氧层7；如图14所示；
步骤10：淀积形成多晶硅栅极8和介质层9；如图15，图16所示；
步骤11：淀积表面金属10和背面漏电极1；如图17，图3所示，得到碳化硅MOSFET。
对比例1
制备方法包括：
步骤1：在重掺杂的n+型SIC衬底201上外延形成n-型SIC外延层301；外延层301 的掺杂浓度为1×1015cm-3，厚度为12微米，掺杂杂质为氮(N)。
步骤2：对n-型外延层301进行离子注入形成p-型外延层401；p型SIC轻掺杂外延层401的掺杂浓度为1×1013cm-3，掺杂杂质为铝(Al)，厚度为2微米。
步骤3：在外延层401上通过光刻及离子注入形成n+源极区601及p+接触区501；源极区601的掺杂浓度为2×1014cm-3，接触区501的掺杂浓度为1×1015cm-3；并进行注入后的高温退火，退火温度在1600℃之间。
步骤4：对n+有源区601、p-外延层401、n-外延层301进行刻蚀，形成沟槽(即栅槽)；沟槽的刻蚀深度为4.5微米；宽度为3微米。
步骤5：氧化形成栅氧层701。
步骤6：淀积形成多晶硅栅极801和介质层901。
步骤11：淀积表面金属1001和背面漏电极101，得到碳化硅MOSFET，结构示意图如图1所示。
性能测试
测试上述各实施例和对比例中得到的碳化硅MOSFET的Vth、Rdson和BVdss，测试条件如下：
VGS(th)(即Vth)：开启电压(阀值电压)，具有负温度特性。测试条件：VGS＝VDS，ID＝10mA；
RDS(ON)(即Rdson)：在特定的VGS及漏极电流(一般取1/2Rated ID)的条件下，MOSFET导通时漏源间的阻抗，具有正温度特性。测试条件：VGS＝20V，ID＝40A；
V(BR)DSS(即BVdss)：漏源(D-S)击穿电压，具有正温度特性。测试条件：VGS＝0，ID＝100μA；
测试结果见表1。
表1
| 参数 | 对比例1 | 实施例1 | 实施例2 | 实施例3 |
| Vth(V) | 3.71 | 3.73 | 3.82 | 4.13 |
| Rdson(mR) | 118 | 52 | 46 | 42 |
| BVdss(V) | 1637 | 1920 | 1826 | 1755 |
根据上述测试结果可知，实施案例在保证开启电压同时均能不同程度对击穿电压和导通电阻有改善的作用。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (7)
1.一种碳化硅MOSFET，其特征在于，包括：
第一导电类型重掺杂碳化硅衬底；
第一导电类型轻掺杂外延层，所述第一导电类型轻掺杂外延层设置在所述第一导电类型重掺杂碳化硅衬底的上表面上；
第二导电类型轻掺杂外延层，所述第二导电类型轻掺杂外延层设置在所述第一导电类型轻掺杂外延层的上表面上；
第二导电类型重掺杂接触区，所述第二导电类型重掺杂接触区位于所述第二导电类型轻掺杂外延层的上表面上；
第一导电类型重掺杂源极区，所述第一导电类型重掺杂源极区与所述第二导电类型重掺杂接触区同层设置，且位于所述第二导电类型重掺杂接触区内侧；
栅槽，所述栅槽贯穿所述第一导电类型重掺杂源极区和所述第二导电类型轻掺杂外延层，并延伸至所述第一导电类型轻掺杂外延层中；
第一导电类型轻掺杂注入区，所述第一导电类型轻掺杂注入区设在所述栅槽的内壁上，所述内壁包括所述栅槽的底壁和侧壁，且所述第一导电类型轻掺杂注入区中的掺杂浓度为1×1013cm-3~2×1013 cm-3；
栅氧层，所述栅氧层设在所述第一导电类型轻掺杂注入区的内壁上，并延伸形成外沿；所述第一导电类型轻掺杂注入区位于所述第二导电类型轻掺杂外延层与所述栅氧层之间；
栅极，所述栅极被构造成T形结构，且包括竖直段和水平段，所述竖直段填充在所述栅槽中，所述水平段紧贴在所述外沿的上表面上；
介质层，所述介质层设在所述栅极表面上和所述栅氧层未被所述栅极覆盖的上表面上；
金属电极，所述金属电极设在所述第二导电类型重掺杂接触区、部分所述第一导电类型重掺杂源极区和所述介质层的上表面上；
漏极，所述漏极设在所述第一导电类型重掺杂碳化硅衬底的下表面上；所述第一导电类型轻掺杂外延层包括由下至上层叠设置的第一外延层和第二外延层，所述第一外延层中设有第二导电类型重掺杂区，所述第二导电类型重掺杂区从所述第一外延层上表面向所述第一外延层中延伸，所述栅槽的底部延伸至所述第二导电类型重掺杂区中；所述第二导电类型重掺杂区满足以下条件的至少一种：掺杂浓度为1×1016 cm-3~1×1017 cm-3；厚度为0.1微米~0.4微米。
2.根据权利要求1所述的碳化硅MOSFET，其特征在于，所述第二导电类型轻掺杂外延层是外延形成的。
3.根据权利要求1所述的碳化硅MOSFET，其特征在于，满足以下条件的至少一种：
所述第一导电类型重掺杂碳化硅衬底中的掺杂浓度为1×1018 cm-3~1×1019 cm-3，厚度为330微米~370微米；
所述第一导电类型轻掺杂碳化硅外延层中的掺杂浓度为1×1015 cm-3~2×1016 cm-3，厚度为12微米~18微米；
所述第二导电类型轻掺杂外延层中的掺杂浓度为1×1013 cm-3~1×1014 cm-3，厚度为0.5微米~2微米；
所述第一导电类型重掺杂源极区中的掺杂浓度为2×1014 cm-3~3×1015 cm-3；
所述第二导电类型重掺杂接触区中的掺杂浓度为 1×1015 cm-3~2×1016 cm-3；
所述栅槽的深度为4.5微米~6.5微米，宽度为3微米~4微米。
4.根据权利要求1所述的碳化硅MOSFET，其特征在于，第一导电类型和第二导电类型中的一个为n型导电，第一导电类型和第二导电类型中的另一个为p型导电。
5.一种制备权利要求1-4中任一项所述的碳化硅MOSFET的方法，其特征在于，包括：
在第一导电类型重掺杂碳化硅衬底的表面上依次形成第一导电类型轻掺杂外延层和第二导电类型轻掺杂外延层；
对所述第二导电类型轻掺杂外延层进行离子注入，形成同层设置、且从所述第二导电类型轻掺杂外延层的上表面向所述第二导电类型轻掺杂外延层中延伸的第二导电类型重掺杂接触区和第一导电类型重掺杂源极区，所述第二导电类型重掺杂接触区位于所述第一导电类型重掺杂源极区外侧；
对所述第一导电类型重掺杂源极区、所述第二导电类型轻掺杂外延层和所述第一导电类型轻掺杂外延层进行刻蚀，形成贯穿所述第一导电类型重掺杂源极区和所述第二导电类型轻掺杂外延层，并延伸至所述第一导电类型轻掺杂外延层中的栅槽；
对所述栅槽的内壁进行离子注入，在所述栅槽的内壁上形成第一导电类型轻掺杂注入区，所述内壁包括所述栅槽的底壁和侧壁，且所述第一导电类型轻掺杂注入区中的掺杂浓度为1×1013cm-3~2×1013 cm-3；
在所述第一导电类型轻掺杂注入区暴露的外表面和所述第一导电类型重掺杂源极区的部分上表面上形成栅氧层；
在所述栅氧层的上表面上形成栅极；
在所述栅极的上表面和所述栅氧层未被所述栅极覆盖的上表面上形成介质层；
在所述第二导电类型重掺杂接触区、部分所述第一导电类型重掺杂源极区和所述介质层的上表面上形成金属电极；
在所述第一导电类型重掺杂碳化硅衬底的下表面上形成漏极。
6.根据权利要求5所述的方法，其特征在于，所述第一导电类型轻掺杂外延层和所述第二导电类型轻掺杂外延层是外延形成的。
7.根据权利要求6所述的方法，其特征在于，形成所述第一导电类型轻掺杂外延层的步骤包括：
在所述第一导电类型重掺杂碳化硅衬底的上表面上外延形成第一外延层；
对所述第一外延层进行刻蚀，得到刻蚀凹槽；
在所述刻蚀凹槽中形成第二导电类型重掺杂区；
在所述第一外延层和所述第二导电类型重掺杂区的上表面上形成第二外延层。
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