JP2023024802A

JP2023024802A - スイッチング素子

Info

Publication number: JP2023024802A
Application number: JP2022209958A
Authority: JP
Inventors: 康弘平林; Yasuhiro Hirabayashi; 猛森本; Takeshi Morimoto; 信也西村; Shinya Nishimura; 泰浦上; Yasushi Uragami; 恵太片岡; Keita Kataoka
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-07-18
Filing date: 2022-12-27
Publication date: 2023-02-16
Anticipated expiration: 2039-07-18
Also published as: JP2021019044A; JP7405230B2

Abstract

【課題】スイッチング素子のオフ時におけるリンギングを抑制する技術を提案する。【解決手段】スイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極を備える。半導体基板が、ソース領域と、ボディ領域と、ドリフト領域と、ドレイン領域と、複数の緩和領域を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の隣でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の隣でゲート絶縁膜に接しており、ボディ領域によってソース領域から分離されている。ドレイン領域は、ドリフト領域に対して下側から接しており、半導体基板の下面に露出しており、ドリフト領域よりもｎ型不純物濃度が高い。緩和領域は、ドレイン領域に接しており、半導体基板の下面に露出しており、ドレイン領域によってドリフト領域から分離されている。緩和領域のｐ型不純物濃度が、ドレイン領域のｎ型不純物濃度よりも低い。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１に開示のスイッチング素子は、半導体基板を備えている。半導体基板は、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｎ型のドレイン領域を有している。ソース領域は、半導体基板の上面に露出しており、ゲート絶縁膜に接している。ボディ領域は、ソース領域の隣でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の隣でゲート絶縁膜に接している。ドレイン領域は、ドリフト領域に対して下側から接しており、半導体基板の下面に露出している。ドレイン領域は、ドリフト領域よりもｎ型不純物濃度が高い。

このスイッチング素子がオフするときには、ボディ領域からドリフト領域内に空乏層が広がる。これにより、スイッチング素子の耐圧が確保される。

特開２００６－２４５３５８号公報

特許文献１のスイッチング素子は、ユニポーラ型であり、スイッチングスピードが速い。このため、スイッチング素子がオン状態からオフ状態に移行する際に、電流が急峻に低下することに起因してリンギングが生じる。本明細書では、第１の発明として、スイッチング素子のオフ時におけるリンギングを抑制することができる技術を提案する。

本明細書は、第１の発明として第１のスイッチング素子を開示する。前記スイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を備える。前記半導体基板が、ソース領域と、ボディ領域と、ドリフト領域と、ドレイン領域と、複数の緩和領域を有している。前記ソース領域は、前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型領域である。前記底部領域は、前記トレンチの底面において、前記ゲート絶縁膜に接しており、前記ドリフト領域によって前記ボディ領域から分離されているｐ型領域である。前記ドレイン領域は、前記ドリフト領域に対して下側から接しており、前記半導体基板の下面に露出しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型領域である。前記緩和領域は、前記半導体基板の前記下面に露出しており、前記ドレイン領域によって前記ドリフト領域から分離されているｐ型領域である。前記緩和領域のｐ型不純物濃度が、前記ドレイン領域のｎ型不純物濃度よりも低い。

このスイッチング素子がオフすると、ボディ領域からドリフト領域内へ空乏層が広がる。ボディ領域から広がる空乏層がドリフト領域及びドレイン領域を超えて緩和領域へ達すると、各緩和領域から空乏層内へホールが放出される。すなわち、ドリフト領域内にホールが供給される。これにより、電流が急峻に低下することが抑制される。したがって、ドレイン領域とソース領域の間のリンギングを抑制することができる。

なお、緩和領域のｐ型不純物濃度は、ドレイン領域のｎ型不純物濃度よりも低い。したがって、上記第１のスイッチング素子がオンしても、緩和領域内のホールは、緩和領域からドレイン領域へ流入することができない。このため、緩和領域からドリフト領域内へホールが供給されない。したがって、上記第１のスイッチング素子は、ユニポーラトランジスタとして機能する。

また、本明細書では、第２の発明として、接続領域と底部領域を有するスイッチング素子において、トレンチ近傍での電界を緩和する技術を提案する。

上面にトレンチが設けられている半導体基板を有するスイッチング素子が知られている。この種のスイッチング素子では、トレンチ内に、ゲート絶縁膜とゲート電極が配置されている。半導体基板は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有している。ソース領域はゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。

この種のスイッチング素子では、トレンチの下端近傍における電界の集中を抑制するために、トレンチの底面においてゲート絶縁膜に接しているｐ型の底部領域と、トレンチの側面においてゲート絶縁膜に接しているｐ型の接続領域を設ける場合がある。接続領域は、ボディ領域と底部領域を接続している。上述したドリフト領域は、接続領域が存在しない範囲でゲート絶縁膜に接している。このスイッチング素子がオフするときには、ボディ領域及び底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、トレンチの下端近傍における電界の集中が抑制される。しかしながら、トレンチの下端の角部には依然高い電界が生じるという問題があった。

本明細書は、第２の発明として第２のスイッチング素子を開示する。前記スイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を備える。前記半導体基板が、ボディ領域と、ドリフト領域と、底部領域と、接続領域を有している。前記ボディ領域は、前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型領域である。前記接続領域は、前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型領域である。前記トレンチの前記側面が、前記ボディ領域よりも下側において、段差部を有しており、前記段差部の下側では、前記段差部の上側よりも、前記トレンチの幅が狭い。前記トレンチの前記側面が、前記段差部の上側に位置する第１側面と、前記段差部の下側に位置する第２側面を有している。前記第１側面で前記ゲート絶縁膜に接している前記接続領域が、前記第１側面の上部において前記ゲート絶縁膜に接する第１接続領域と、前記第１接続領域の下側に配置されており、前記第１側面の下部において前記ゲート絶縁膜に接しており、前記第１接続領域の幅よりも狭い第２接続領域を有している。前記第２側面で前記ゲート絶縁膜に接している前記接続領域が、前記第２側面の上部において前記ゲート絶縁膜に接する第３接続領域と、前記第３接続領域の下側に配置されており、前記第２側面の下部において前記ゲート絶縁膜に接しており、前記第３接続領域の幅よりも狭い第４接続領域を有している。前記第１接続領域及び前記第３接続領域には、ドーパントとしてボロンが含有されており、前記第２接続領域及び前記第４接続領域には、ドーパントとしてアルミニウムが含有されている。

上記第２のスイッチング素子では、トレンチの側面が、ボディ領域よりも下側において、段差部を有している。段差部の下側では、段差部の上側よりもトレンチの幅が狭い。段差部を設けることで、トレンチの下端の角部と段差部とに電界集中箇所が分散するので、トレンチの下端の角部の電界を緩和することができる。

また、このスイッチング素子では、第１側面では第１接続領域の幅よりもその下側の第２接続領域の幅が狭い。また、第２側面では第３接続領域の幅よりもその下側の第４接続領域の幅が狭い。すなわち、第１側面と第２側面のそれぞれにおいて、下側ほど接続領域の幅が狭くなっている。スイッチング素子がオフしているときには、接続領域内に空乏層が広がる。第１側面と第２側面のそれぞれにおいて下側ほど接続領域の幅が狭くなっているので、空乏層と非空乏層の界面が、第１側面の深さから第２側面の深さまで滑らかに伸びやすい。このように界面が滑らかな非空乏化領域によって段差部が覆われるので、段差部での電界集中を緩和することができる。このように、第２のスイッチング素子によれば、トレンチ近傍における電界集中を緩和することができる。

実施例１に係るＭＯＳＦＥＴ１０の断面図。ＭＯＳＦＥＴ１０の変形例を示す断面図（図１に対応する図。）。ＭＯＳＦＥＴ１０の他の変形例を示す断面図（図１に対応する図。）。実施例２に係るＭＯＳＦＥＴ１００の上面図。図４のＶ－Ｖ線における断面図。図４のＶＩ－ＶＩ線における断面図。ＭＯＳＦＥＴ１００がオフしているときのトレンチ近傍の空乏層の分布を示す断面図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の製造工程を説明するための図。ＭＯＳＦＥＴ１００の変形例を示す断面図（図５に対応する図。）。

（実施例１）
図１は、実施例１のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。半導体基板１２は、例えば、Ｓｉ（シリコン）やＳｉＣ（炭化シリコン）といった半導体材料により構成されている。以下では、半導体基板１２の上面１２ａに平行な一方向（図１の左右方向）をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向（図１の紙面に対して垂直な方向）をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて互いに平行に伸びている。各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２の内部には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。

図１に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の緩和領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部においてゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、トレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、トレンチ２２の底面において、ゲート絶縁膜２４に接している。各底部領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各緩和領域３８は、ｐ型領域である。各緩和領域３８は、ドレイン領域３５に接しており、半導体基板１２の下面１２ｂに露出している。各緩和領域３８は、下部電極７２に接している。各緩和領域３８の厚み（すなわち、ｚ方向の長さ）は、ドレイン領域３５の厚みよりも小さい。各緩和領域３８は、ドレイン領域３５によってドリフト領域３４から分離されている。本実施例では、各緩和領域３８のｘ方向の幅は略等しい。各緩和領域３８は、ｘ方向に所定の間隔を空けて配置されている。ドレイン領域３５は、各緩和領域３８の間で下部電極７２に接している。各緩和領域３８のｐ型不純物濃度は、ドレイン領域３５のｎ型不純物濃度よりも低い。各緩和領域３８のｐ型不純物濃度は、その厚み方向に略一定であってもよいし、その厚み方向にピークを有するように分布（例えば、正規分布）してもよい。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。すなわち、ソース領域３０から、チャネルとドリフト領域３４を介してドレイン領域３５へ電子が流れる。上述したように、緩和領域３８のｐ型不純物濃度は、ドレイン領域３５のｎ型不純物濃度よりも低い。したがって、ＭＯＳＦＥＴ１０がオンしても、緩和領域３８内のホールは、緩和領域３８からドレイン領域３５へ流入することができない。このため、緩和領域３８からドリフト領域３４内へホールが供給されない。このように、ＭＯＳＦＥＴ１０がオンすると、電子による電流が流れる一方で、ホールは電流に寄与しない。すなわち、ＭＯＳＦＥＴ１０は、ユニポーラトランジスタとして機能する。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。

ＭＯＳＦＥＴ１０がオフすると、ドリフト領域３４とボディ領域３２の界面のｐｎ接合に逆電圧が印加される。このため、そのｐｎ接合からドリフト領域３４に空乏層が広がる。この空乏層が底部領域３６に達すると、底部領域３６からもドリフト領域３４に空乏層が広がる。これにより、ドリフト領域３４が効果的に空乏化され、トレンチ２２の下端近傍における電界集中が抑制される。

また、ＭＯＳＦＥＴ１０がオフするときには、ドリフト領域３４内へ広がる空乏層が、ドリフト領域３４及びドレイン領域３５を超えて緩和領域３８へ達する。すると、各緩和領域３８から空乏層内へホールが放出される。すなわち、ドリフト領域３４内にホールが供給される。このために、ＭＯＳＦＥＴ１０がオフするときに、電流が急峻に低下することが抑制される。したがって、このＭＯＳＦＥＴ１０によれば、ドレイン領域３５とソース領域３０の間の電圧のリンギングを抑制することができる。

なお、上述した実施例１のＭＯＳＦＥＴ１０では、各緩和領域３８が、略同じ形状を有しており、ｘ方向に所定の間隔を空けて配置されていた。しかしながら、例えば、図２に示すように、緩和領域３８のそれぞれの幅が異なっていてもよいし、隣接する緩和領域３８の間隔は一定でなくてもよい。また、図３に示すように、各緩和領域３８の側面が傾斜していてもよい。各緩和領域３８は、半導体基板１２の下面１２ｂに露出し、ドレイン領域３５によってドリフト領域３４から分離されていればよい。そして、緩和領域３８のｐ型不純物濃度がドレイン領域３５のｎ型不純物濃度よりも低ければよい。

また、ＭＯＳＦＥＴ１０は、底部領域３６を有していなくてもよい。また、ＭＯＳＦＥＴ１０は、トレンチゲート型でなくてもよい。例えば、ＭＯＳＦＥＴ１０は、プレーナー型であってもよい。

（実施例２）
図４～６は、実施例２のＭＯＳＦＥＴ１００を示している。ＭＯＳＦＥＴ１００は、半導体基板１１２と、電極、絶縁膜等を備えている。半導体基板１１２は、例えば、Ｓｉ（シリコン）やＳｉＣ（炭化シリコン）といった半導体材料により構成されている。なお、図４では、図の見易さのため、半導体基板１１２の上面１１２ａ上の電極、絶縁層等の図示を省略している。以下では、半導体基板１１２の上面１１２ａと平行な一方向をｘ方向といい、上面１１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１１２の厚み方向をｚ方向という。

図４～６に示すように、半導体基板１１２の上面１１２ａには、複数のトレンチ１２２が設けられている。図４に示すように、各トレンチ１２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ１２２は、ｘ方向に間隔を開けて配列されている。図５に示すように、各トレンチ１２２の内面は、ゲート絶縁膜１２４によって覆われている。ゲート絶縁膜１２４は、底部絶縁膜１２４ａと側面絶縁膜１２４ｂを有している。底部絶縁膜１２４ａは、トレンチ１２２の底部に設けられている。底部絶縁膜１２４ａは、トレンチ１２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜１２４ｂは、底部絶縁膜１２４ａよりも上側のトレンチ１２２の側面を覆っている。底部絶縁膜１２４ａの厚み（すなわち、底部絶縁膜１２４ａの上面と下面の間の幅（別言すると、ゲート電極１２６の下端とトレンチ１２２の底面の間の間隔））は、側面絶縁膜１２４ｂの厚み（すなわち、トレンチ１２２の側面とゲート電極１２６の側面の間の間隔）よりも厚い。各トレンチ１２２内には、ゲート電極１２６が配置されている。各ゲート電極１２６は、ゲート絶縁膜１２４によって半導体基板１１２から絶縁されている。各ゲート電極１２６の上面は、層間絶縁膜１２８によって覆われている。

図５及び図６に示すように、トレンチ１２２の側面１２３は、後述するボディ領域１３２（メインボディ領域１３２ｂ）よりも下側において、段差部１４０を有している。段差部１４０の下側では、段差部１４０の上側よりもトレンチ１２２の幅が狭い。すなわち、段差部１４０が設けられることによって、トレンチ１２２の幅（ｘ方向の幅）が上側から下側に向かうにしたがって狭くなっている。段差部１４０は、ゲート電極１２６の下端よりも下側に位置している。段差部１４０は、半導体基板１１２の上面（すなわち、ｘ－ｙ平面）と略平行に伸びている。トレンチ１２２の側面１２３は、段差部１４０の上側に位置する第１側面１２３ａと、段差部１４０の下側に位置する第２側面１２３ｂを有している。トレンチ１２２の側面１２３のうち、ボディ領域１３２の下端から段差部１４０までの範囲が第１側面１２３ａであり、トレンチ１２２の下端から段差部１４０までの範囲が第２側面１２３ｂである。第１側面１２３ａと第２側面１２３ｂのそれぞれは、半導体基板１１２の深さ方向（ｚ方向）に伸びている。第１側面１２３ａと第２側面１２３ｂは、段差部１４０によって接続されている。

半導体基板１１２の上面１１２ａには、上部電極１７０が配置されている。上部電極１７０は、層間絶縁膜１２８が設けられていない部分で半導体基板１１２の上面１１２ａに接している。上部電極１７０は、層間絶縁膜１２８によってゲート電極１２６から絶縁されている。半導体基板１１２の下面１１２ｂには、下部電極１７２が配置されている。下部電極１７２は、半導体基板１１２の下面１１２ｂの略全域に接している。

図５及び図６に示すように、半導体基板１１２の内部には、複数のソース領域１３０、ボディ領域１３２、ドリフト領域１３４、ドレイン領域１３５、複数の底部領域１３６及び複数の接続領域１３８が設けられている。

各ソース領域１３０は、ｎ型領域である。各ソース領域１３０は、半導体基板１１２の上面１１２ａに露出する位置に配置されている。各ソース領域１３０は、上部電極１７０にオーミック接触している。各ソース領域１３０は、トレンチ１２２の側面１２３において、側面絶縁膜１２４ｂに接している。各ソース領域１３０は、トレンチ１２２の上端部において側面絶縁膜１２４ｂに接している。

ボディ領域１３２は、ｐ型領域である。ボディ領域１３２は、各ソース領域１３０に接している。ボディ領域１３２は、２つのソース領域１３０に挟まれた範囲から各ソース領域１３０の下側まで伸びている。ボディ領域１３２は、コンタクト領域１３２ａとメインボディ領域１３２ｂを有している。コンタクト領域１３２ａは、メインボディ領域１３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域１３２ａは、２つのソース領域１３０に挟まれた範囲に配置されている。コンタクト領域１３２ａは、上部電極１７０にオーミック接触している。メインボディ領域１３２ｂは、トレンチ１２２の側面１２３において、側面絶縁膜１２４ｂに接している。メインボディ領域１３２ｂは、ソース領域１３０の下側で側面絶縁膜１２４ｂに接している。

ドリフト領域１３４は、ｎ型領域である。ドリフト領域１３４は、ボディ領域１３２の下側に配置されており、ボディ領域１３２によってソース領域１３０から分離されている。図６に示すように、ドリフト領域１３４は、トレンチ１２２の側面１２３において、側面絶縁膜１２４ｂ及び底部絶縁膜１２４ａに接している。ドリフト領域１３４は、ボディ領域１３２の下側で側面絶縁膜１２４ｂ及び底部絶縁膜１２４ａに接している。

ドレイン領域１３５は、ｎ型領域である。ドレイン領域１３５は、ドリフト領域１３４よりも高いｎ型不純物濃度を有している。ドレイン領域１３５は、ドリフト領域１３４の下側に配置されている。ドレイン領域１３５は、半導体基板１１２の下面１１２ｂに露出している。ドレイン領域１３５は、下部電極１７２にオーミック接触している。

各底部領域１３６は、ｐ型領域である。図５及び図６に示すように、各底部領域１３６は、対応するトレンチ１２２の底面に露出する範囲に配置されている。各底部領域１３６は、対応するトレンチ１２２の底面において、底部絶縁膜１２４ａに接している。各底部領域１３６は、対応するトレンチ１２２の底面に沿ってｙ方向に長く伸びている。各底部領域１３６の周囲は、ドリフト領域１３４に囲まれている。接続領域１３８が形成されている箇所を除いて、各底部領域１３６は、ドリフト領域１３４によってボディ領域１３２から分離されている。

各接続領域１３８は、ｐ型領域である。図５に示すように、各接続領域１３８は、対応するトレンチ１２２の側面１２３に露出する範囲に配置されている。各接続領域１３８は、対応するトレンチ１２２の側面１２３において、側面絶縁膜１２４ｂ及び底部絶縁膜１２４ａに接している。各接続領域１３８は、トレンチ１２２の側面１２３に沿ってｚ方向に伸びている。図４に示すように、各トレンチ１２２に対して、複数の接続領域１３８がｙ方向に間隔を空けて配置されている。図５に示すように、接続領域１３８の上端は、メインボディ領域１３２ｂに接続されている。接続領域１３８の下端は、底部領域１３６に接続されている。すなわち、接続領域１３８によって、ボディ領域１３２と底部領域１３６が接続されている。接続領域１３８は、第１接続領域１４２と、第２接続領域１４４と、第３接続領域１４６と、第４接続領域１４８を有している。

図５に示すように、各接続領域１３８は、トレンチ１２２の第１側面１２３ａに接する範囲において、第１接続領域１４２及び第２接続領域１４４を有している。トレンチ１２２の第１側面１２３ａに接する範囲では、第１接続領域１４２が接続領域１３８の上部を構成しており、第２接続領域１４４が接続領域１３８の下部を構成している。第１接続領域１４２の上端は、メインボディ領域１３２ｂに接続されている。第１接続領域１４２の幅（すなわち、第１側面１２３ａからｘ方向に伸びる距離）は、第２接続領域１４４の幅よりも広い。また、各接続領域１３８は、トレンチ１２２の第２側面１２３ｂに接する範囲において、第３接続領域１４６及び第４接続領域１４８を有している。トレンチ１２２の第２側面１２３ｂに接する範囲では、第３接続領域１４６が接続領域１３８の上部を構成しており、第４接続領域１４８が接続領域１３８の下部を構成している。第３接続領域の上端は、第２接続領域１４４の下端及び段差部１４０に接続されており、第４接続領域１４８の下端は、底部領域１３６に接続されている。第３接続領域１４６の幅（すなわち、第２側面１２３ｂからｘ方向に伸びる距離）は、第４接続領域１４８の幅よりも広い。また、第３接続領域１４６のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置と、第２接続領域１４４のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置とが、略一致している。なお、第３接続領域１４６のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置が、第２接続領域１４４のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置よりもゲート絶縁膜１２４に近い側に位置していてもよい。

第１接続領域１４２及び第３接続領域１４６には、ボロン（Ｂ）が含まれている。また、第２接続領域１４４及び第４接続領域１４８には、アルミニウム（Ａｌ）が含まれている。

次に、ＭＯＳＦＥＴ１００の動作について説明する。ＭＯＳＦＥＴ１００の使用時には、ＭＯＳＦＥＴ１００と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１００と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１００のドレイン側（下部電極１７２）がソース側（上部電極１７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極１２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜１２４ｂに接する範囲のメインボディ領域１３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１００がオンする。ゲート電極１２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１００がオフする。

ＭＯＳＦＥＴ１００がオフすると、ドリフト領域１３４とｐ型領域（すなわち、ボディ領域１３２、接続領域１３８及び底部領域１３６）の界面のｐｎ接合に逆電圧が印加される。このため、そのｐｎ接合からドリフト領域１３４に空乏層が広がる。空乏化したドリフト領域１３４によって、ボディ領域１３２とドレイン領域１３５の間の電圧が保持される。特に、底部領域１３６からその周囲に空乏層が広がることで、トレンチ１２２の下端近傍における電界集中が抑制される。また、ボディ領域１３２よりも下側において、トレンチ１２２の側面１２３が、段差部１４０を有している。段差部１４０を設けることで、トレンチ１２２の下端の角部と段差部１４０とに電界集中箇所が分散する。このため、ＭＯＳＦＥＴ１００では、トレンチ１２２の下端の角部の電界をより好適に緩和することができる。

また、ＭＯＳＦＥＴ１００がオフすると、接続領域１３８とドリフト領域１３４の界面のｐｎ接合にも逆電圧が印加される。すると、そのｐｎ接合から接続領域１３８内に空乏層が広がる。ＭＯＳＦＥＴ１００では、第１側面１２３ａでは第１接続領域１４２の幅よりもその下側の第２接続領域１４４の幅が狭い。また、第２側面１２３ｂでは第３接続領域１４６の幅よりもその下側の第４接続領域１４８の幅が狭い。すなわち、第１側面１２３ａと第２側面１２３ｂのそれぞれにおいて、下側ほど接続領域１３８の幅が狭くなっている。また、ＭＯＳＦＥＴ１００では、第２接続領域１４４のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置と、第３接続領域１４６のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置とが、略一致している。図７は、ＭＯＳＦＥＴ１００がオフしている状態における空乏層２００と非空乏層２０２（空乏化していない領域）の分布を示している。図７において、斜線でハッチングされた半導体領域が非空乏層２０２であり、ハッチングされていない半導体領域が空乏層２００である。ＭＯＳＦＥＴ１００では、第１側面１２３ａと第２側面１２３ｂのそれぞれにおいて下側ほど接続領域１３８の幅が狭くなっているので、空乏層２００と非空乏層２０２の界面が、第１側面１２３ａの深さから第２側面１２３ｂの深さまで滑らかに伸びやすい。このように界面が滑らかな非空乏層２０２によって段差部１４０が覆われるので、段差部１４０での電界集中を緩和することができる。このように、ＭＯＳＦＥＴ１００によれば、トレンチ１２２近傍における電界集中を緩和することができる。

次に、ＭＯＳＦＥＴ１００の製造方法について説明する。まず、図８に示すように、ｎ型のドレイン領域１３５と、ドレイン領域１３５上に配置されたｎ型のドリフト領域１３４と、ドリフト領域１３４上に配置されたｐ型のメインボディ領域１３２ｂと、メインボディ領域１３２ｂ上に配置されたｐ型のコンタクト領域１３２ａ及びｎ型のソース領域１３０を有する半導体基板１１２ｘを準備する。ドリフト領域１３４、メインボディ領域１３２ｂ、コンタクト領域１３２ａ及びソース領域１３０は、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。

次に、図９に示すように、開口部１８０ａを有するマスク１８０を半導体基板１１２ｘの上面に形成する。開口部１８０ａは、後の工程で形成されるトレンチ１２２（図９では、二点鎖線によりトレンチ１２２が形成される範囲を示している。）の第２側面１２３ｂに接する範囲の接続領域１３８を形成すべき部分の上部に設けられる。マスク１８０は、例えば、酸化シリコンにより構成される。そして、マスク１８０を介して半導体基板１１２ｘの上面からｐ型不純物を注入する。半導体基板１１２ｘの上面がマスク１８０により覆われている範囲では、マスク１８０によってｐ型不純物の半導体基板１１２ｘへの注入が遮られる。ここでは、ｐ型不純物としてアルミニウムを注入することにより、後に第４接続領域１４８となる領域１４８ａを形成する。そして、ｐ型不純物としてボロンを注入することにより、領域１４８ａの上部に、後に第３接続領域１４６となる領域１４６ａを形成する。ｐ型不純物の注入深さは、ｐ型不純物の照射エネルギーを変更することにより調整することができる。ここでは、領域１４８ａのｘ方向の幅と、領域１４６ａのｘ方向の幅は略等しくなるように形成される。具体的には、ここでは、形成すべき第４接続領域１４８の幅に合わせて各ｐ型不純物を注入する。

次に、図１０に示すように、開口部１８２ａを有するマスク１８２を半導体基板１１２ｘの上面に形成する。開口部１８２ａの幅は、形成すべきトレンチ１２２の第２側面１２３ｂの深さ位置におけるトレンチ１２２のｘ方向の幅と等しくなるように設けられる。マスク１８２は、例えば、酸化シリコンによって構成される。そして、開口部１８２ａ内の半導体基板１１２ｘの上面をエッチングすることによって、トレンチ１２２ａを形成する。次に、図１１に示すように、トレンチ１２２ａの内面を覆うように保護酸化膜１８４を形成する。そして、トレンチ１２２ａの底面に保護酸化膜１８４を介してｐ型不純物を注入し、底部領域１３６を形成する。

次に、保護酸化膜１８４及びマスク１８２を除去した後、図１２に示すように、トレンチ１２２ａ内を充填するように、開口部１８６ａを有する埋め込み酸化膜１８６を形成する。開口部１８６ａは、トレンチ１２２の第１側面１２３ａに接する範囲の接続領域１３８を形成すべき部分の上部に設けられる。埋め込み酸化膜１８６は、例えば、酸化シリコンによって構成される。そして、埋め込み酸化膜１８６を介して半導体基板１１２ｘの上面からｐ型不純物を注入する。半導体基板１１２ｘの上面が埋め込み酸化膜１８６により覆われている範囲では、埋め込み酸化膜１８６によってｐ型不純物の半導体基板１１２ｘへの注入が遮られる。ここでは、ｐ型不純物としてアルミニウムを注入することにより、後に第２接続領域１４４となる領域１４４ａを形成する。そして、ｐ型不純物としてボロンを注入することにより、領域１４４ａの上部に、後に第１接続領域１４２となる領域１４２ａを形成する。ｐ型不純物の注入深さは、ｐ型不純物の照射エネルギーを変更することにより調整することができる。ここでは、領域１４４ａのｘ方向の幅と、領域１４２ａのｘ方向の幅は略等しくなるように形成される。具体的には、ここでは、形成すべき第２接続領域１４４の幅に合わせて各ｐ型不純物を注入する。

次に、図１３に示すように、開口部１８８ａを有するマスク１８８を半導体基板１１２ｘの上面及び埋め込み酸化膜１８６の上面に形成する。開口部１８８ａは、ｘ方向において、形成すべきトレンチ１２２の第１側面１２３ａの位置から、トレンチ１２２ａまでの範囲の上部に設けられる。マスク１８８は、例えば、酸化シリコンによって構成される。そして、開口部１８８ａ内の半導体基板１１２ｘの上面をエッチングすることによって、トレンチ１２２ｂを形成する。トレンチ１２２ａ及びトレンチ１２２ｂがトレンチ１２２となる。トレンチ１２２ａ及びトレンチ１２２ｂにより、段差部１４０が形成される。

その後、マスク１８８及び埋め込み酸化膜１８６を除去し、半導体基板１１２ｘをアニールする。これにより、図１４に示すように、領域１４２ａ、１４４ａ、１４６ａ及び１４８ａに注入されたｐ型不純物（ボロン及びアルミニウム）が活性化し、接続領域１３８（すなわち、第１接続領域１４２、第２接続領域１４４、第３接続領域１４６及び第４接続領域１４８）が形成される。ここで、第１接続領域１４２及び第３接続領域１４６に注入したボロンは、第２接続領域１４４及び第４接続領域１４８に注入したアルミニウムよりも、アニールによる拡散距離が長い。すなわち、半導体基板１１２ｘのアニールを実施すると、ボロンは、アルミニウムよりも半導体基板１１２ｘ中に広範囲に広がる。このため、第１側面１２３ａに接する範囲では、第２接続領域１４４よりも幅が広い第１接続領域１４２が形成され、第２側面１２３ｂに接する範囲では、第４接続領域１４８よりも幅が広い第３接続領域１４６が形成される。

その後、図１５に示すように、トレンチ１２２の底面上に底部絶縁膜１２４ａを形成する。次いで、底部絶縁膜１２４ａの上側のトレンチ１２２の側面を覆うように、側面絶縁膜１２４ｂを形成する。次いで、底部絶縁膜１２４ａと側面絶縁膜１２４ｂの形成後のトレンチ１２２の内部にゲート電極１２６を形成する。ゲート電極１２６は、接続領域１３８が設けられていない断面において、ゲート電極１２６の下端がボディ領域１３２の下側に位置するように形成される。

その後、従来公知の方法で層間絶縁膜１２８、上部電極１７０及び下部電極１７２を形成することによって、図４～６のＭＯＳＦＥＴ１００が完成する。

なお、上述した実施例２では、ボディ領域１３２よりも下側におけるトレンチ１２２の短手方向の側面１２３が、段差部１４０によって互いに接続される第１側面１２３ａと第２側面１２３ｂの２段の側面により構成されていた。しかしながら、ボディ領域１３２よりも下側におけるトレンチ１２２の短手方向の側面１２３が、２段よりも多くの側面によって構成されていてもよい。例えば、図１６に示すように、ボディ領域１３２よりも下側におけるトレンチ１２２の短手方向の側面１２３が、段差部１４１によって第２側面１２３ｂに接続される第３側面１２３ｃをさらに有していてもよい。この場合、第３側面１２３ｃでトレンチ１２２に接している接続領域１３８は、第５接続領域１５０と、第５接続領域１５０の下側に位置するとともに、第５接続領域１５０よりも狭い幅を有する第６接続領域１５２を有することができる。第５接続領域１５０のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置と、第６接続領域１５２のｘ方向におけるゲート絶縁膜１２４とは反対側の端部の位置とは、略一致してもよい。また、第５接続領域１５０にはボロンが含まれてもよく、第６接続領域１５２にはアルミニウムが含まれてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３２ａ：コンタクト領域
３２ｂ：メインボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：緩和領域
７０：上部電極
７２：下部電極
１００：ＭＯＳＦＥＴ
１１２：半導体基板
１２２：トレンチ
１２３：側面
１２３ａ：第１側面
１２３ｂ：第２側面
１２３ｃ：第３側面
１２４：ゲート絶縁膜
１２６：ゲート電極
１２８：層間絶縁膜
１３０：ソース領域
１３２：ボディ領域
１３２ａ：コンタクト領域
１３２ｂ：メインボディ領域
１３４：ドリフト領域
１３５：ドレイン領域
１３６：底部領域
１３８：接続領域
１４０：段差部
１４２：第１接続領域
１４４：第２接続領域
１４６：第３接続領域
１４８：第４接続領域
１５０：第５接続領域
１５２：第６接続領域
１７０：上部電極
１７２：下部電極

Claims

スイッチング素子であって、
半導体基板と、
ゲート絶縁膜と、
前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
を備え、
前記半導体基板が、
前記ゲート絶縁膜に接しているｎ型のソース領域と、
前記ソース領域の隣で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記ボディ領域の隣で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
前記ドリフト領域に対して下側から接しており、前記半導体基板の下面に露出しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のドレイン領域と、
前記ドレイン領域に接しており、前記半導体基板の前記下面に露出しており、前記ドレイン領域によって前記ドリフト領域から分離されている複数のｐ型の緩和領域、
を有しており、
前記緩和領域のｐ型不純物濃度が、前記ドレイン領域のｎ型不純物濃度よりも低い、
スイッチング素子。
スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられたトレンチと、
前記トレンチ内に配置されたゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
を備え、
前記半導体基板が、
前記ゲート絶縁膜に接しているｎ型のソース領域と、
前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、
前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
を有しており、
前記トレンチの前記側面が、前記ボディ領域よりも下側において、段差部を有しており、
前記段差部の下側では、前記段差部の上側よりも、前記トレンチの幅が狭く、
前記トレンチの前記側面が、前記段差部の上側に位置する第１側面と、前記段差部の下側に位置する第２側面を有しており、
前記第１側面で前記ゲート絶縁膜に接している前記接続領域が、第１接続領域と、前記第１接続領域の下側に配置されているとともに前記第１接続領域よりも狭い幅を有する第２接続領域を有しており、
前記第２側面で前記ゲート絶縁膜に接している前記接続領域が、前記第２接続領域に対して下側から接する第３接続領域と、前記第３接続領域の下側に配置されているとともに前記第３接続領域よりも狭い幅を有する第４接続領域を有しており、
前記第１接続領域及び前記第３接続領域には、ボロンが含まれており、
前記第２接続領域及び前記第４接続領域には、アルミニウムが含まれている、
スイッチング素子。