TW201705238A - 半導體結構形成方法 - Google Patents

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Abstract

不同的半導體結構形成方法以及由這些方法所形成之結構於本文揭示。半導體結構形成方法包含下列步驟：形成第一含金屬層在基板上。形成第二含金屬層在基板上，其中第一含金屬層之材料與第二含金屬層之材料不同。執行氯基處理在第一含金屬層與第二含金屬層之上。使用原子層沉積將第三含金屬層沉積在第一含金屬層與第二含金屬層之上。

Description

半導體結構形成方法
本案是有關於一種半導體結構形成方法。
半導體元件在各種電子應用中被使用，例如個人電腦、手提電話、數位相機與其他電子設備。典型的半導體元件製造為在半導體基板上依次地沉積絕緣或介電層、導電層與半導體層的材料，並使用微影技術圖案化各種材料以形成電路元件與元素。
電晶體為常用於半導體元件的元件。舉例而言，在單一的積體電路(integrated circuit,IC)上可有大量的電晶體(例如數以百、千或百萬計)。例如，在製造半導體元件所使用之電晶體常見的類型為金氧半場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。平面電晶體(如平面金氧半場效電晶體)典型地包含在基板中通道上設置的閘極介電質與在閘極介電質上形成之閘極。電晶體的源極區域與汲極區域形成在通道區域的兩側。
多重閘極場效電晶體(Multiple gate field-effect transistors,MuGFETs)為半導體技術的一個新發展。多重閘極場效電晶體其中的一種類型為鰭式場效電晶體(Fin Field-Effect Transistors,finFETs)，鰭式場效電晶體為包含鰭片形半導體材料的電晶體結構，鰭片形半導體材料係垂直地從積體電路半導體表面突出。
本案提出一種半導體結構形成方法。於具有不同材料之層狀物上使用原子層沉積製程以沉積層狀物之前，使用氯基處理可增加之後原子層沉積製程的沉積速率，因而減少負載效應。此外，使用原子層沉積製程於不同材料上以沉積層狀物時，可以有大致上相同的沉積速率，因此減少對基板之相依性。由此可知，可於製程中克服例如後閘極製程之填洞問題。
依據本案之一些實施方式之半導體結構形成方法，包含：形成第一含金屬層於基板上。再形成第二含金屬層於基板上，而第二含金屬層之材料與第一含金屬層之材料不同。再執行氯基處理於第一含金屬層與第二含金屬層上。接著，使用原子層沉積製程將第三含金屬層沉積於第一含金屬層與第二含金屬層上。
依據本案之另一些實施方式之半導體結構形成方法，包含：形成介電質於基板上，而介電質則具有第一開口與第二開口。形成第一含金屬層於介電質上與第一開口與第二開口中。形成第二含金屬層於第一含金屬層上。從第一開口移除 第二含金屬層。將第一開口中之第一含金屬層與第二開口中之第二含金屬層暴露到氯基流體。使用原子層沉積製程將第三含金屬層形成在第一開口中之第一含金屬層上與第二開口中之第二含金屬層上。
依據本案之再一些實施方式之半導體結構形成方法，包含：形成第一含金屬層與第二含金屬層，而第一含金屬層之材料與第二含金屬層之材料不同，且第一含金屬層具有以含氧物質鍵結之表面。使用氯基物質從第一含金屬層之表面移除含氧物質以及鈍化第一含金屬層之表面。藉由原子層沉積製程將第三含金屬層沉積於以氯基物質鈍化之第一含金屬層之表面上與第二含金屬層之表面上。
30‧‧‧基板
32‧‧‧表面
34‧‧‧層狀物
36‧‧‧底層基板
38‧‧‧第一層狀物
39‧‧‧第一面
40‧‧‧第二層狀物
41‧‧‧第二面
50‧‧‧鰭式場效電晶體
52‧‧‧基板
54‧‧‧隔離區域
56‧‧‧鰭片
58‧‧‧閘極介電質
60‧‧‧閘極介電質
62‧‧‧源極區域
64‧‧‧汲極區域
70‧‧‧基板
72‧‧‧鰭片
74‧‧‧隔離區域
76‧‧‧虛擬閘極介電質
78‧‧‧虛擬閘極
80‧‧‧光罩
82‧‧‧閘極間隙壁
84‧‧‧磊晶源極區域
86‧‧‧磊晶源極區域
88‧‧‧蝕刻終止層
90‧‧‧層間介電層
92‧‧‧界面介電質
94‧‧‧閘極介電層
96‧‧‧第一子層
98‧‧‧第二子層
100‧‧‧第一功函數調整層
102‧‧‧光罩
104‧‧‧第二功函數調整層
106‧‧‧光罩
108‧‧‧第三功函數調整層
110‧‧‧第四功函數調整層
112‧‧‧光罩
114‧‧‧阻障層
120a‧‧‧層狀結構
120b‧‧‧層狀結構
120c‧‧‧層狀結構
120d‧‧‧層狀結構
122‧‧‧導電材料
124‧‧‧介電質覆蓋物
126‧‧‧層間介電層
128‧‧‧接觸物
200‧‧‧第一區域
300‧‧‧第二區域
400‧‧‧第三區域
500‧‧‧第四區域
44‧‧‧步驟
46‧‧‧步驟
48‧‧‧步驟
第1A至1C圖繪示依據一些實施方式所製造之半導體結構，於各個製造階段中的剖面視圖。
第2圖繪示依據一些實施方式所製造之半導體結構於第1A至1C圖中的流程圖。
第3圖繪示繪示依據一些實施方式之基板，此基板係包含底層基板、底層基板上具有不同材料之第一層與第二層以及沉積於第一層與第二層上的一層。
第4圖繪示依據一些實施方式之一般鰭式場效電晶體(Fin Field-Effect Transistors,finFET)的一實施例的三維視圖。
第5、6、7A、7B圖、與第8至17圖繪示依據一些實施方式之鰭式場效電晶體，於各個製造階段中的剖面視圖。
第18圖繪示依據一些實施方式之繪示於第17圖中之鰭式場效電晶體的剖面視圖。
第19圖繪示依據一些實施方式之繪示於第17圖中之鰭式場效電晶體之一部分的放大剖面視圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
本案根據不同的實施方式提供使用原子層沉積(Atomic Layer Deposition,ALD)技術沉積層狀物之方法與結構。本案在不同的實施方式中提供使用原子層沉積製程形成之鰭式場效電晶體(Fin Field-Effect Transistors,finFETs)以及其所形成之結構的實施例。本案中會說明形成通用結構之中間階段與進一步如鰭式場效電晶體的實施例。使用後閘極製程形成鰭式場效電晶體的一些實施方式會在本文中討論，而一些實施方式的變化亦會被討論。可預期地，在其他實施方式範圍內此技術領域中具有通常知識者可輕易的理解其所做的修改。雖然實施方式以一順序被討論，但本案之實施方式亦可由其他邏輯順序操作抑或是增加或減少步驟。
第1A至1C圖繪示依據一些實施方式之半導體結構於製造之中間階段的剖面視圖，而第2圖為製造半導體結構之流程圖。於第1A圖與第2圖之步驟44中，基板30被提供，該基板30可為任何可被沉積一層狀物的結構。具體的實施例提供於下。基板30具有表面32，之後層狀物會沉積於表面32上，該表面32能包含任何適當材料，且可包含介電層、含金屬層或其他材料，而表面32亦能包含不同的材料。舉例來說，表面32之第一部位能包含介電材料，例如像是金屬氧化物介電材料之高介電係數介電材料；表面32之第二部位能包含含金屬材料，例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、或鈦碳(TiAlC)等。於其他實施例中，表面32之第一部位可為像是氮化鈦(TiN)之第一 含金屬材料，而表面32之第二部位可為像是氮化鉭(TaN)之第二含金屬材料。為了清楚起見，第3圖繪示在底層基板36上包含不同材料之第一層狀物38與第二層狀物40的基板30，而表面32包含第一層狀物38之第一表面39與第二層狀物40之第二表面41。
基板30之表面32由鍵結物質(terminating species)TS所鍵結，舉例而言，鍵結物質TS可為氫氧化物(hydroxide,-OH)或氧化物(oxygen,-O)等，又舉例，潔淨製程或去光阻製程在基板30之表面32上執行時及/或基板30之表面32暴露在包含氧的自然環境時會導致鍵結物質氫氧化物(-OH)及/或氧化物(-O)生成。氫氧化物(-OH)及/或氧化物(-O)所造成之鍵結可在基板30之表面32上形成氧化層，如自然氧化物。而根據在表面32上執行之潔淨製程及/或剝除製程(stripping process)，鍵結物質TS可為像是氫(hydrogen,-H)、氮(nitrogen,-N)或氨(ammonia,-NH3)等其他物質。
於第1B圖與第2圖之步驟46中，氯基處理(chlorine-based treatment)執行於基板30之表面32上。該氯基處理能從基板30之表面32上移除或剝除鍵結物質TS，而氯基物質，像是氯(Cl)，可再鍵結(re-terminate)基板30之表面32。於某些實施方式中，氯基處理包含將基板30之表面32暴露至氯基流體，而氯基流體能更進一步為金屬氯流體(metal-chlorine fluid)，例如氯化鈦化合物(TiClx)、氯化鉭化合物(TaClx)、或氯化鎢化合物(WClx) 等，或其組合。於某些實施方式中，氯基流體或金屬氯流體為氣體。該氯基氣體或金屬氯氣體可用於不使用電漿之處理中。於某些實施方式中，基板30之表面32暴露於不存在電漿之氯基氣體中，其執行溫度範圍約大於200℃、約小於600℃，且更特別地約從200℃到600℃，而氯基氣體的流動速率範圍約從100sccm到10000sccm，而其操作時間範圍為約從10秒到300秒，例如約從30秒到120秒。於特定實施例中，氯基處理從基板30之表面32上移除氧化物，如自然氧化物，並使表面32鍵結氯(Cl)。
於第1C圖與第2圖之步驟48中，層狀物34藉由原子層沉積製程沉積於基板30之表面32上，此時溫度範圍例如為從200℃到500℃。於某些實施方式中，層狀物34為含金屬層，像是氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、或鈦碳(TiAlC)等。
當使用原子層沉積製程將層狀物沉積橫跨不同的底層材料時，本發明人觀察到負載效應(loading effect)。負載效應為層狀物沉積在一材料上之醞釀時間(incubation times)比在另一不同材料上之醞釀時間長的結果，而負載效應能進一步導致被沉積之層狀物具有不均勻的厚度，亦即層狀物沉積在一材料上時之厚度比沉積在另一材料上時之厚度大。因此，負載效應使得層狀物的沉積在高的深寬比開口下複雜化，例如在之後會說明的金屬後閘極製程。
本發明人發現在使用原子層沉積製程沉積層狀 物(例如含金屬層或金屬層)前，使用氯基處理可減輕或去除對於原子層沉積製程之材料相依性(dependency)，使得被沉積之層狀物在沉積於不同的材料上時之厚度能更一致。舉例來說，於第3圖中，第一層狀物38上之層狀物34之沉積速率與第二層狀物40上之層狀物34之沉積速率能為相同或相似，而第一層狀物38上之層狀物34之厚度與第二層狀物40上之層狀物34之厚度本質上可為相同。於原子層沉積製程的過程中，於不同材料上層狀物之沉積速率能為相同或相似，則沉積在不同材料上層狀物的厚度能更為一致。於原子層沉積製程的過程中，由於氯基處理，使得層狀物藉由原子層沉積製程沉積之一較慢的沉積速率為一較快的沉積速率的50%之內，且更特別地為10%之內。由於氯基處理與原子層沉積製程，使得層狀物藉由原子層沉積製程沉積於一材料上之一較薄的厚度為層狀物藉由原子層沉積製程沉積於另一不同材料上之一較厚的厚度的50%之內，且更特別地為10%之內。
更進一步，由於氯基處理與原子層沉積製程，由原子層沉積製程所沉積之層狀物與底層材料之間的介面可免於產生氧化物。舉例而言，於層狀物34與第一層狀物38之間的第一表面39可免於產生氧化物，另外，於層狀物34與第一層狀物40之間的第二表面41可免於產生氧化物。
以下討論內容為根據第1A至1C圖與第2圖之製造程序實施例，而該製造程序可用於其他實施方式。
第4圖繪示為一個一般鰭式場效電晶體50之三 維視圖的實施例，該鰭式場效電晶體50包含鰭片56位於基板52上。基板52包含隔離區域54，而鰭片56突出於相鄰的兩個隔離區域54之間。閘極介電質58沿著側壁並位於鰭片56之頂面的上方，而閘極介電質60則位於閘極介電質58的上方。源極/汲極區域62與64相對於閘極介電質58與閘極介電質60位於鰭片56的相對兩側。第4圖更進一步繪示將會用於之後圖式的參考剖面圖，其中剖面A-A通過鰭式場效電晶體50之通道、閘極介電質58與閘極介電質60。剖面B-B與剖面A-A相互垂直並沿著鰭片56之一長軸，且舉例而言，於源極/汲極區域62與64之間的電流之一方向上。而為了清楚起見，後續的圖式指的是這些參考剖面圖。
第5至17圖為根據示範性實施方式之鰭式場效電晶體於製造中間階段的剖面圖。第5、6圖與第7A圖為繪示除了多個鰭片以外之第4圖中之參考剖面A-A。第7B圖、第8~17圖為繪示除了含多個鰭式場效電晶體以外之第4圖中之參考剖面B-B之。
第5圖繪示基板70，該基板70可為半導體基板，如塊狀半導體基板(bulk semiconductor substrate)、絕緣底半導體(semiconductor-on-insulator,SOI)基板、多層(multi-layered)或梯度(gradient)基板或類似基板等。基板70可包含半導體材料，例如包含矽(Si)與鍺(Ge)之元素半導體；包含碳化矽(SiC)、矽鍺(SiGe)、砷化鎵(GaAs)、磷化鎵(GaP)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、砷 化銦(InAs)、磷化鎵銦(GaInP)、磷化銦(InP)、銻化銦(InSb)及/或砷磷化鎵銦(GaInAsP)之化合物或合金半導體、或其組合。基板70可為摻雜或無摻雜。於特定實施例中，基板70為塊狀矽基板(bulk silicon substrate)。
第6圖繪示鰭片72與於相鄰二鰭片72之間的隔離區域74之形成。於第6圖中，鰭片72形成於基板70中。於某些實施方式中，鰭片72可藉由在基板70中蝕刻製程溝渠而形成於基板70中。該蝕刻製程可為任何可接受的蝕刻製程，如反應性離子蝕刻(reactive ion etching,RIE)製程、中性束蝕刻(neutral beam etch,NBE)製程等類似製程，或其組合，且蝕刻製程可為非等向性的。
進一步於第6圖中，絕緣材料形成於相鄰的兩個鰭片72之間以形成隔離區域74。絕緣材料可為氧化物，如氧化矽或氮等，或其組合，而絕緣材料可藉由高濃度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDO-CVD)形成或由可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)(如在遠端電漿系統中基於化學氣相沉積之材料沉積與後-固化以將材料轉變為另一材料，如氧化物)等，或其組合而形成。其他由任何可接受之製程形成之絕緣材料亦可使用。於所繪示的實施方式中，絕緣材料為由可流動化學氣相沉積製程所形成之氧化矽。退火製程於該絕緣材料形成後可被執行。進一步於第6圖中，平坦化製程，如化學機械研磨(chemical mechanical polish,CMP)，可移除任何多餘之絕緣材料 並接著形成隔離區域74之頂面與鰭片72之頂面，而此二頂面為共平面。
雖未具體描述，但適當之井(well)可於鰭片72及/或基板70中形成。舉例而言，n型井(n-well)形成於基板70之第一區域200與第四區域500中(繪示於第7B圖與隨後所示之圖式中)，其中p型元件，如p型之鰭式場效電晶體，形成於基板70。p型井(p-well)形成於基板70之第二區域300與第三區域400中(描述於第7B圖與隨後之圖式中)，其中n型元件，如n型之鰭式場效電晶體，形成於基板70。
舉例而言，為了在第一區域200與第四區域500中形成n型井，光阻可在基板70之第二區域300與第三區域400中的鰭片72與隔離區域74的上方形成，該光阻可被圖案化(patterned)以暴露基板70之第一區域200與第四區域500，而光阻可藉由旋塗技術(spin-on technique)形成，並由可接受之微影技術圖案化。當光阻圖案化完成時，n型雜質可被植入於第一區域200與第四區域500中，而光阻可做為光罩以實質上避免p型雜質被植入第二區域300與第三區域400中。此n型雜質可為磷、砷或其他類似雜質等，並以小於或等於1018cm-3之濃度植入第一區域200與第四區域500中，例如濃度可約介於1017cm-3與1018cm-3之間。於植入之後，光阻可被移除，例如使用可接受之灰化製程(ashing process)。
進一步，為了在第二區域300與第三區域400中形成p型井，光阻可形成於基板70之第一區域200與第四 區域500中的鰭片72與隔離區域74的上方。此光阻可被圖案化以暴露基板70之第二區域300與第三區域400，且光阻可藉由一旋塗技術形成，並由可接受之微影技術圖案化。當光阻圖案化完成時，p型雜質可被植入於第二區域300與第三區域400中，而光阻則可做為光罩以實質上避免p型雜質被植入第一區域200與第四區域500中。p型雜質可為硼(boron)、氟化硼(BF2)或其他類似雜質等，並以小於或等於1018cm-3之濃度植入第二區域300與第三區域400中，例如濃度約介於1017cm-3與1018cm-3之間。於植入之後，光阻可被移除，例如使用可接受之灰化製程。於植入之後，可進行退火製程以活化植入之p型雜質與n型雜質。此植入可於第一區域200與第四區域500中形成n型井，並可於第二區域300與第三區域400中形成p型井。
於第7A圖與第7B圖中，隔離區域74凹陷以形成淺溝槽隔離(shallow trench isolations,STI)區域。隔離區域74凹陷使得鰭片72於相鄰的兩隔離區域74之間凸出。隔離區域74可使用可接受之蝕刻製程使其凹陷，例如對隔離區域74之材料有選擇性之蝕刻製程。舉例而言，使用CERTAS® etch、應用材料公司之SICONI機台或稀氫氟酸(hydrofluoric,dHF)之化學氧化移除製程。
在此技術領域中具有通常知識者可輕易的理解根據第5、6、7A圖與第7B圖所繪示之製程僅為形成鰭片的一個實施例。於其他實施方式，介電層可形成於基板70之頂面上方；溝渠能透過蝕刻介電層而得到；磊晶鰭片於溝渠 中磊晶成長；而介電層可凹陷使得同質磊晶結構及/或異質磊晶結構從磊晶層突出以形成磊晶鰭片。不同於為n型鰭式場效電晶體磊晶成長一材料或磊晶鰭片結構，為p型鰭式場效電晶體之磊晶成長材料或磊晶鰭片結構是有利的。
於第8圖中，虛擬介電層(dummy dielectric layer)形成於鰭片72之上。舉例來說，虛擬介電層可為氧化矽或氮化矽等，或其組合，並可根據可接受之技術以沉積或熱成長，如化學氣相沉積或熱氧化(thermal oxidation)等技術。虛擬閘極層(dummy gate layer)形成於虛擬介電層之上，而光罩層形成於虛擬閘極層之上。虛擬閘極層可由沉積形成，例如化學氣相沉積等，並沉積於虛擬介電層之上，而接著被平坦化，例如藉由化學機械研磨。光罩層可由沉積形成，例如化學氣相沉積等，並沉積於虛擬閘極層之上。舉例來說，虛擬閘極層可包含多晶矽(polysilicon)或其他具高蝕刻選擇性的材料。舉例來說，光罩層可包含氮化矽、氮氧化矽或矽氮化碳等。
進一步於第8圖中，光罩層可由可接受之微影技術以圖案化與蝕刻技術以臻形成光罩80。此光罩80之圖案，可藉由可接受之蝕刻技術轉移至虛擬閘極層與虛擬介電層以分別形成虛擬閘極78與虛擬閘極介電質76。蝕刻技術可包含可接受之非等向性蝕刻技術，如反應性離子蝕刻技術或中性束蝕刻技術等。虛擬閘極78覆蓋鰭片72之各自的通道區域。虛擬閘極78亦可具有縱向，而此縱向實質上垂直於各自鰭片之縱向。
雖未具體描述，但可進行輕摻雜源極/輕摻雜汲極(LDD,lightly doped source/drain)之植入。當暴露第一區域200與第四區域500(例如為p型元件)時，則類似於上述所討論植入，光罩(例如光阻)可在第二區域300與第三區域400(例如為n型元件)上形成，而p型雜質則可植入於第一區域200與第四區域500中所暴露之鰭片72。光罩之後可移除。接著，當暴露第二區域300與第三區域400時，光罩(例如光阻)可形成於第一區域200與第四區域500之上，而n型雜質可植入於第二區域300與第三區域400中所暴露之鰭片72。光罩之後可移除。n型雜質可為任何前述所討論之n型雜質，而p型雜質可為任何前述所討論之p型雜質。輕摻雜源極/輕摻雜汲極所具有的植入濃度可約為從1015cm-3到1016cm-3。退火製程可用於活化所植入之雜質。
進一步於第8圖中，閘極間隙壁(spacers)82沿著虛擬閘極78與虛擬閘極介電質76之側壁形成。閘極間隙壁82可藉由共形(conformally)沉積一材料(例如藉由化學氣相沉積等)，並可藉由之後的非等向性蝕刻(例如反應性離子蝕刻或中性束蝕刻等)以蝕刻該材料。閘極間隙壁82之材料可為氮化矽或矽氮化碳等，或其組合。
於第9圖中，磊晶源極/汲極區域84、86形成於鰭片72之源極/汲極區域。於第一區域200與第四區域500中，磊晶源極區域/磊晶汲極區域84形成於鰭片72之源極/汲極區域，使得各個虛擬閘極78設置在各自鰭片72中的各自一對磊晶源極區域/磊晶汲極區域84之間。於第二區域 300與第三區域400中，磊晶源極區域/磊晶汲極區域86形成於鰭片72之源極/汲極區域，使得各個虛擬閘極78設置在各自鰭片72中的各自一對磊晶源極區域/磊晶汲極區域86之間。
於第一區域200與第四區域500(例如為p型元件)中之磊晶源極區域/磊晶汲極區域84可藉由遮蔽(例如硬式遮罩)第二區域300於第三區域400(例如為n型元件)而形成。接著，於第一區域200與第四區域500中的鰭片72之源極/汲極區域被蝕刻以形成凹槽。蝕刻可為任何對於鰭片72有選擇性之適當蝕刻，且為非等向性蝕刻。在第一區域200與第四區域500之磊晶源極區域/磊晶汲極區域84於凹槽中磊晶成長。磊晶成長可使用有機金屬化學氣相沉積(Metal-Organic CVD,MOCVD)、分子束磊晶法(Molecular Beam Epitaxy,MBE)、液相磊晶法(Liquid Phase Epitaxy,LPE)或氣相磊晶法(Vapor Phase Epitaxy,VPE)等、或其組合。磊晶源極區域/磊晶汲極區域84可包含任何適當的材料，如適於p型鰭式場效電晶體的材料。舉例而言，磊晶源極區域/磊晶汲極區域84可包含，但不限於，矽鍺(SiGe)、硼矽鍺(SiGeB)、鍺(Ge)、或錫鍺(GeSn)。磊晶源極區域/磊晶汲極區域84可具有從鰭片72之外表面突起的表面與小平面。光罩之後可被移除，例如可藉由對於光罩材料具有選擇性之蝕刻。
於第二區域300與第三區域400中之磊晶源極區域/磊晶汲極區域86可藉由遮蔽(例如硬式遮罩)第一區 域200與第四區域500而形成。接著，於第二區域300與第三區域400中的鰭片72之源極/汲極區域被蝕刻以形成凹槽。蝕刻可為任何對於鰭片72有選擇性之適當蝕刻，且為非等向性蝕刻。在第二區域300與第三區域400之磊晶源極區域/磊晶汲極區域86於凹槽中磊晶成長。磊晶成長可使用有機金屬化學氣相沉積、分子束磊晶法、液相磊晶法或氣相磊晶法等、或其組合。磊晶源極區域/磊晶汲極區域86可包含任何適當的材料，如適於n型鰭式場效電晶體的材料。舉例而言，磊晶源極區域/磊晶汲極區域86可包含，但不限於，矽(Si)、碳化矽(SiC)、碳磷化矽(SiCP)、或磷化矽(SiP)。磊晶源極區域/磊晶汲極區域86可具有從鰭片72之外表面突起的表面與小平面。光罩之後可被移除，例如可藉由對於光罩材料具有選擇性之蝕刻。
磊晶源極/汲極區域84、86及/或鰭片之源極/汲極區域可植入摻雜，與之前所討論之退火後形成輕摻雜汲極/源極區域的製程相似。源極/汲極區域可具有雜質濃度約由1019cm-3到1021cm-3。在第一區域200與第四區域500(例如為p型元件)中之源極/汲極區域的p型雜質可為任何之先前所討論之p型雜質，而在第二區域300與第三區域400(例如為n型元件)中之源極/汲極區域的p型雜質可為任何之先前所討論之n型雜質。於其他實施方式中，磊晶源極/汲極區域84、86於生長過程中可為原位摻雜(in situ doped)。
進一步於第9圖中，蝕刻終止層(etch stop layer,ESL)88共形地形成在磊晶源極/汲極區域84、86、閘極間隙壁82、光罩80與隔離區域74之上。於某些實施方式中，蝕刻終止層88可包含氮化矽或碳氮化矽等，並由原子層沉積製程或化學氣相沉積製程等，或其組合所形成。底部之層間介電層(inter-layer dielectric,ILD0)90沉積於蝕刻終止層之上。層間介電層90可包含硅酸磷玻璃(Phospho-Silicate Glass,PSG)、硼矽玻璃(Boro-Silicate Glass,BSG)、摻硼磷硅玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)或無摻雜矽玻璃(undoped Silicate Glass,USG)等，而層間介電層90可由任何適當之方法沉積，如化學氣相沉積、電漿輔助化學氣相沈積或流動式化學氣相沉積等，或其組合。
於第10圖中，如化學機械研磨之平坦化製程被執行以平整層間介電層90之頂面與虛擬閘極78之頂面。化學機械研磨亦可從虛擬閘極78上移除光罩80與蝕刻終止層88，因此，虛擬閘極78之頂面透過層間介電層90而暴露出。虛擬閘極78與虛擬閘極介電質76於蝕刻步驟中移除，使得透過層間介電層90且由閘極間隙壁所定義之開口形成於鰭片72。每個開口暴露一個對應鰭片72的通道區域，而每個通道設置於相鄰的一對磊晶源極/汲極區域84、86之間。蝕刻步驟對於虛擬閘極78與虛擬閘極介電質76之材料有選擇性，而蝕刻可為乾蝕刻或濕蝕刻。於蝕刻過程中，當虛擬閘極78被蝕刻時，虛擬閘極介電質76可當作蝕刻終止層。雖未具體描述，但依據層間介電層90與虛擬閘極介電質76所 使用之材料之相似性，當虛擬閘極介電質76被移除時，該層間介電層90可形成凹槽，而凹槽可造成部分之蝕刻終止層88及/或閘極間隙壁82突出於層間介電層90之頂面之上。
界面介電質(interfacial dielectric)92形成於每個開口中與鰭片72上。舉例來說，此界面介電質92可為氧化物等，並可由熱氧化(thermal oxidation)、化學氧化(chemical oxidation)或原子層沉積等形成，而界面介電質92之厚度可範圍約為從5Å到30Å，例如大約9Å。閘極介電層94共形地形成在層間介電層90之頂面之上與開口中沿著閘極間隙壁82之側壁與界面介電質92之上。於某些實施方式中，閘極介電層94包含高介電常數之材料，而於這些實施方式中，閘極介電層94可具有約大於7.0之介電常數，且可包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、或鉛(Pb)之金屬氧化物或矽酸鹽等，與其組合。閘極介電層94之形成方法可包含原子層沉積製程、化學氣相沉積製程或分子束沉積(Molecular-Beam Deposition,MBD)製程等，或其組合。閘極介電層94之厚度範圍約從5Å到30Å，例如約15Å。
覆蓋層(capping layer)共形性地形成在該閘極界電層94上。於所繪示之實施方式中，覆蓋層包含第一子層(sub-layer)96與第二子層98。於某些實施方式中，覆蓋層可為單一層或可包含額外的子層，此外，覆蓋層可作為阻障層以避免隨後沉積之含金屬材料擴散至閘極介電層94。另外，如果第一子層96與功函數調整層(work function tuning layers)由同一材料形成，則在於不同的區域200、300、400與500形成功函數調整層期間，第二子層98可作為蝕刻終止層，而此現象在之後會更為清楚。第一子層96可包含氮化鈦等，並使用原子層沉積或化學氣相沉積等共形地沉積在閘極介電層94上，而第二子層98可包含氮化鉭(TaN)等，並使用原子層沉積或化學氣相沉積等共形地沉積在第一子層96上。覆蓋層之厚度範圍可約為從5Å到60Å，例如約25Å。於所繪示的實施方式中，第一子層96之厚度範圍可約為從5Å到30Å，例如約10Å，而第二子層98之厚度範圍可約為從5Å到30Å，例如約15Å。
第一功函數調整層100共形地形成於覆蓋層之上，例如於第二子層98之上。第一功函數調整層100可為任何可接受之材料以調整元件之功函數至所需的量給欲形成之元件的應用，並可由任何可接受之沉積製程進行沉積。於某些實施方式中，第一功函數調整層100包含氮化鈦等，並使用原子層沉積等製程進行沉積。第一功函數調整層100之厚度範圍可約為從5Å到30Å，例如約10Å。
當第一、第二與第三區域200、300與400中之第一功函數調整層100被暴露出時，光罩102會接著於第四區域500中之第一功函數調整層100之上圖案化出圖樣。於某些實施方式中，光罩102可為在第四區域500之上形成之光阻。光阻可被圖案化以暴露第一、第二與第三區域200、300與400。光阻可用旋塗技術形成，且可用可接受之微影技術圖案化。如第11圖繪示，當光罩102圖案化完成時，進 行對於第一功函數調整層100之選擇性蝕刻，以從第一、第二與第三區域200、300與400上去除第一功函數調整層100。於此蝕刻過程中，第一、第二與第三區域200、300與400中之第二子層98可做為蝕刻停止層。光罩102之後被去除，例如若光罩102為光阻，則可使用適當之灰化製程去除。
在蝕刻、移除光罩102及/或暴露於含氧的環境(例如自然環境)之後，鍵結物質如氫氧化物及/或氧化物可鍵結第二子層98與第一功函數調整層100之表面。鍵結物質(例如氫氧化物及/或氧化物)可在層狀物98與100上形成氧化物(例如自然氧化物)。於某些實施方式中，如同第1A至1C圖與第2圖所討論之內容，氯基處理在第二子層98與第一功函數調整層100之表面執行。氯基處理可從第二子層98與第一功函數調整層100之表面移除或剝除鍵結物質，而氯基物質(例如氯(Cl))可再鍵結第二子層98與第一功函數調整層100之表面。
於第11圖中，第二功函數調整層104共形地形成在第一、第二與第三區域200、300與400中的覆蓋層上(例如在第二子層98上)，亦共形地形成在第四區域500中之第一功函數調整層100之上。第二功函數調整層104可為任何可接受之材料以調整元件之功函數至所需量使得元件應用得以形成，並可由任何可接受之沉積製程形成沉積。於某些實施方式中，第二功函數調整層104包含氮化鈦等，並使用原子層沉積製程等方法進行沉積。第二功函數調整層104 之厚度範圍可約為從5Å到30Å，例如約10Å，依據一些實施方式，第二功函數調整層104之沉積厚度可藉由氯基處理使得能在不同材料的第一、第二與第三區域200、300與400中之第二子層98與第四區域500中之第一功函數調整層100之上有更一致的厚度。
當第一與第二區域200與300中之第一功函數調整層104被暴露出時，光罩106會在第三、第四區域400、500中之第二功函數調整層104上圖案化出圖樣。於某些實施方式中，光罩106為可於第三與第四區域400與500之上形成之光阻，而光阻可圖案化以暴露第一與第二區域200與300。此光阻可用旋塗技術形成，且可用可接受之微影技術圖案化。如第12圖繪示，當光罩106圖案化完成時，進行對於第二功函數調整層104之選擇性蝕刻，以從第一與第二區域200與300去除第二功函數調整層104。於此蝕刻過程中，第一與第二區域200與300中之第二子層98可做為蝕刻停止層。光罩106之後被去除，例如若該光罩106為光阻，則可由適當之灰化製程去除。
在蝕刻、移除光罩106及/或暴露於含氧的環境(例如自然環境)之後，鍵結物質如氫氧化物及/或氧化物可鍵結第二子層98與第二功函數調整層104之表面。鍵結物質(例如氫氧化物及/或氧化物)可在層狀物98與104上形成氧化物(例如自然氧化物)。於某些實施方式中，如同第1A至1C圖與第2圖所討論之內容，氯基處理在第二子層98與第二功函數調整層104之表面執行。氯基處理可從第二子層98 與第二功函數調整層104之表面移除或剝除鍵結物質，而氯基物質(例如氯(Cl))可再鍵結第二子層98與第二功函數調整層104之表面。
於第12圖中，第三功函數調整層108共形地形成在第一與第二區域200與300中的覆蓋層上(例如在第二子層98上)，亦共形地形成在第三與第四區域400與500中之第二功函數調整層104之上，之後，第四功函數調整層110共形地形成在第一、第二、第三、與第四區域200、300、400、與500中之第三功函數調整層108之上。第三功函數調整層108與第四功函數調整層110可為任何可接受之材料以調整元件之功函數至所需量使得元件應用得以形成，並可由任何可接受之沉積製程形成沉積。於某些實施方式中，第三功函數調整層108包含鋁鈦(titanium aluminum,TiAl)或鈦鋁碳(titanium aluminum carbon,TiAlC)等，並使用原子層沉積製程等方法進行沉積。第四功函數調整層110包含氮化鈦(titanium nitride,TiN)等，並使用原子層沉積製程等方法進行沉積。第三功函數調整層108之厚度範圍可約為從5Å到60Å，例如約40Å。第四功函數調整層110之厚度範圍可約為從5Å到30Å，例如約10Å。依據一些實施方式，第三功函數調整層108之沉積厚度可藉由氯基處理使得能在不同材料的第一與第二區域200與300中之第二子層98與第三與第四區域400與500中之第二功函數調整層104之上有更一致的厚度。
當第一區域200中之第四功函數調整層110被 暴露出時，光罩112會在第二、第三、與第四區域300、400、與500中之第四功函數調整層110上圖案化出圖樣。於某些實施方式中，光罩112為可於第二、第三、與第四區域300、400、與500之上形成之光阻，而光阻可圖案化以暴露第一區域200。此光阻可用旋塗技術形成，且可用可接受之微影技術圖案化。如第13圖繪示，當光罩112圖案化完成時，進行對於第四功函數調整層110與第三功函數調整層108之選擇性蝕刻，以從第一區域200去除第四功函數調整層110與第三功函數調整層108。於此蝕刻過程中，第一區域200中之第二子層98可做為蝕刻停止層。光罩112之後被去除，例如若該光罩112為光阻，則可由適當之灰化製程去除。
在蝕刻、移除光罩112及/或暴露於含氧的環境(例如自然環境)之後，鍵結物質如氫氧化物及/或氧化物可鍵結第二子層98與第四功函數調整層110之表面。鍵結物質(例如氫氧化物及/或氧化物)可在層狀物98與110上形成氧化物(例如自然氧化物)。於某些實施方式中，如同第1A至1C圖與第2圖所討論之內容，氯基處理在第二子層98與第四功函數調整層110之表面執行。氯基處理可從第二子層98與第四功函數調整層110之表面移除或剝除鍵結物質，而氯基物質(例如氯(Cl))可再鍵結第二子層98與第四功函數調整層110之表面。
於第13圖中，阻障層114共形地形成在第一區域200中的覆蓋層上(例如在第二子層98上)，亦共形地形成在第二、第三、與第四區域300、400、與500中之第四功 函數調整層110之上。於某些實施方式中，阻障層114包含氮化鈦(titanium nitride,TiN)等，並使用原子層沉積製程等方法進行沉積。阻障層114之厚度範圍可約為從5Å到50Å，例如約15Å，依據一些實施方式，第三功函數調整層108之沉積厚度可藉由氯基處理使得能在不同材料的第一區域200中之第二子層98以及第二、第三、與第四區域300、400、與500中之第四功函數調整層110之上有更一致的厚度。
於第14圖中，閘極介電層94、覆蓋層(包含第一子層96與第二子層98)、功函數調整層100、104、108以及110與阻障層114皆被蝕刻，使得層狀結構120a、120b、120c與120d分別形成在第一、第二、第三與第四區域200、300、400與500中。此蝕刻舉例可為乾蝕刻，其實質上在開口內蝕刻層狀物之上部份而不蝕刻層狀物之下部分。舉例而言，蝕刻氣體對於層狀物之材料可為選擇性的，且製程參數可修改以達到如第14圖所示之結構。開口的深寬比及/或在開口角落之層狀物之頸部深寬比需考慮該蝕刻基本上不會蝕刻開口內之層狀物的底部。於其他實施方式中，犧牲材料能於開口內沉積以避免層狀物的下部份被蝕刻，而該犧牲材料可於蝕刻後被選擇性地移除。
如圖繪示，於第一區域200之層狀結構120a包含閘極界電層94、覆蓋層(包含第一子層96與第二子層98)與阻障層114。如圖繪示，於第二區域300之層狀結構120b包含閘極界電層94、覆蓋層(包含第一子層96與第二子層 98)、第三功函數調整層108、第四功函數調整層110與阻障層114。如圖繪示，於第三區域400之層狀結構120c包含閘極界電層94、覆蓋層(包含第一子層96與第二子層98)、第二功函數調整層104、第三功函數調整層108、第四功函數調整層110與該阻障層114。如圖繪示，於第四區域500之層狀結構120d包含閘極界電層94、覆蓋層(包含第一子層96與第二子層98)、第一功函數調整層100、第二功函數調整層104、第三功函數調整層108、第四功函數調整層110與阻障層114。
於第15圖中，導電材料122沉積於層狀結構120a、120b、120c與120d上的開口中以及層間介電層90上。導電材料122包含金屬，像是鎢(tungsten,W)、鋁(aluminum,Al)、鈷(cobalt,Co)、或釕(ruthenium,Ru)等，或是他們的組合。此導電材料122之沉積可使用化學氣相沉積製程或物理氣相沉積製程等，或其組合。此外，導電材料122至少填充剩餘部分，例如開口中未被層狀結構120a、120b、120c與120d填充的部份。
接著，進行如化學機械研磨之平坦化製程，以去除導電材料122多餘之部分，此導電材料122多餘之部分為超出層間介電層90之頂面部份。之後，進行對於導電材料122之控制的選擇性回蝕(etch-back)，以使得導電材料122從層間介電層90之頂面凹陷，因此導致如第16圖中之閘極結構，而此選擇性亦可為對於層狀結構120a、120b、120c與120d之選擇性。
於第17圖中，介電質覆蓋物(dielectric caps)124在開口中之層狀結構120a、120b、120c、與120d及導電材料122上形成。為了形成介電質覆蓋物124，介電質覆蓋層(cap dielectric layer)可沉積於開口中層狀結構120a、120b、120c與120d及導電材料122之上的剩餘部分與層間介電層90之頂面上。此介電質覆蓋層可包含氮化矽或碳氮化矽等，並使用化學氣相沉積製程或電漿輔助化學氣相沉積製程等所形成。接著，介電質覆蓋層之後可藉由如化學機械研磨製程而平坦化，以形成與層間介電層90之頂面共平面的頂面，並由此形成介電質覆蓋物124。
此外，上部之層間介電層(inter-layer dielectric,ILD1)126沉積於層間介電層90與介電質覆蓋物124之上，而接觸物(contacts)128被形成穿過層間介電層126、層間介電層90、與蝕刻停止層88而抵達磊晶源極/汲極區域84與86。層間介電層126的材質為例如硅酸磷玻璃(Phospho-Silicate Glass,PSG)、硼矽玻璃(Boro-Silicate Glass,BSG)、摻硼磷硅玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、或無摻雜矽玻璃(undoped Silicate Glass,USG)等介電材料，且可藉由任何適當之方法沉積，如化學氣相沉積製程與電漿輔助化學氣相沉積製程。接觸物128之開口的形成為穿過層間介電層126、層間介電層90與蝕刻停止層88。此開口藉由可接受之微影技術與蝕刻技術形成。襯墊層(例如擴散阻障層或附著層(adhesion layer)等)與導電層形成於開口內。 襯墊層可包含鈦、氮化鈦、鉭或氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鋁或鎳等。進行如化學機械研磨之平坦化製程，用以從層間介電層126的表面移除多餘之材料。於剩餘之襯墊層與導電材料形成開口中的接觸物128。可執行退火製程以在磊晶源極/汲極區域84與86與接觸物128之間之各別介面形成矽化物。
第17圖繪示位於第一區域200中之第一元件，由於層狀結構120a與導電材料122包含在閘極結構中，此第一元件可為超低閾值(ultra-low threshold)電壓p型鰭式場效電晶體。第17圖亦繪示位於第二區域300中之第二元件，由於層狀結構120b與導電材料122包含在閘極結構中，此第二元件可為超低閾值電壓n型鰭式場效電晶體。第17圖更進一步地繪示位於第三區域400中之第三元件，由於層狀結構120c與導電材料122包含在閘極結構中，此第三元件可為標準閾值電壓n型鰭式場效電晶體。第17圖同樣地繪示位於第四區域500中之第四元件，由於層狀結構120d與導電材料122包含在閘極結構中，此第四元件可為標準閾值電壓p型鰭式場效電晶體。
雖未具體描述，在此技術領域中具有通常知識者可輕易地理解到進一步的製程步驟可於第17圖中之結構上執行。舉例而言，不同的金屬間介電質(Inter-Metal Dielectrics,IMD)與其對應之金屬化物質(metallizations)可於層間介電層126之上形成。
第18圖繪示第17圖之剖面C-C以繪示閘極結 構形成於第四區域500中。介面介電質92與層狀結構120d為共形地沿著鰭片72之側壁。除了在先前所討論之層狀結構120a、120b與120的差異以外，在第一、第二與第三區域200、300與400中之閘極結構具有相同之剖面。
為了清楚表示於閘極結構中形成之層狀結構，第19圖為繪示形成於第四區域500中之元件的一部位的放大視圖，此元件包含閘極結構。除了於先前所討論之層狀結構120a、120b與120c的差異以外以外，於第一、第二與第三區域200、300與400中之閘極結構有相同之剖面。
一或多個特定實施例之附加細節討論於下。作為參考論點，氮化鈦層藉由原子層沉積於氮化鉭上，且無使用氯基處理。舉例而言，此參考論點可接續上述從第二子層98之沉積到第二功函數調整層104之沉積之製程而不使用氯基處理。於此參考論點中，氮化鉭層的厚度為16.49Å，而氮化鈦的厚度為15.62Å。
此參考論點之後修改為在使用原子層沉積製程沉積氮化鈦層之前包含使用五氯化鎢(WCl5)氣體處理。使用一秒之處理，氮化鉭層的厚度為16.52Å，而氮化鈦層的厚度為15.21Å。使用二秒之處理，氮化鉭層的厚度為16.27Å，而氮化鈦層的厚度為15.36Å。使用四秒之處理，氮化鉭層的厚度為15.58Å，而氮化鈦層的厚度為17.01Å。使用三十秒之處理，氮化鉭層的厚度為9.76Å，而氮化鈦層的厚度為21.43Å。使用六十秒之處理，氮化鉭層的厚度為11.57Å，而氮化鈦層的厚度為18.57Å。使用三十秒與六十 秒之處理導致可相比於氮化鈦層原位沉積於氮化鉭層上的厚度，其中該氮化鉭層的厚度為9.59Å，而氮化鈦層的厚度為22.3Å。
於這些實施例中，於五氯化鎢氣體處理前，氧化鉭層如五氧化二鉭(Ta2O5)層可被觀察於氮化鉭層上。以下反應可被觀察：WCl 5(g)+Ta 2 O 5(s) → WOCl y (g)+TaCl x (s)此反應結果導致氯(Cl)鈍化(passivating)氮化鉭層，且氧化層作為反應之氣體副產物而被移除。與五氧化二鉭層出現於氮化鉭上比起來，氯被相信於原子層沉積製程期間增加了氮化鉭層上之反應。此現象可導致原子層沉積製程有較短之醞釀週期(incubation cycle)，因此可在原子層沉積製程有較快之沉積速率。
於其他的實施例中，四氯化鈦(TiCl4)氣體處理或五氯化鉭(TaCl5)氣體處理被使用。於不同之實施例中，使用此些處理及五氯化鎢氣體處理時，可觀察到較高的處理溫度可增加氧化物移除之效率。舉例而言，於525℃之五氯化鉭氣體處理比於500℃之五氯化鉭氣體處理有較高之氧化物移除速率，而於500℃之五氯化鉭氣體處理比於375℃之五氯化鉭氣體處理有較高之氧化物移除速率。而溫度之增加可降低對於氧化物解吸(desorption)之阻障(barrier)，而此氧化物是氮化鉭層上之氧化層與氯基處理之間的反應副產物，因此，氧化層之移除速率可隨著溫度增加而跟著增加。
本案提出半導體結構形成方法的多個實施方 式。於具有不同材料之層狀物上使用原子層沉積製程以沉積層狀物之前，使用氯基處理可增加之後原子層沉積製程的沉積速率，因而減少負載效應。此外，使用原子層沉積製程於不同材料上以沉積層狀物時，可以有大致上相同的沉積速率，因此減少對基板之相依性。根據上述技術功效，可於製程中克服例如後閘極製程之填洞問題。
前述多個實施例的特徵使此技術領域中具有通常知識者可更佳的理解本案之各方面，在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施例相同之優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構，在此技術領域中具有通常知識者亦應瞭解，該等相同之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、取代及修正。
200‧‧‧第一區域
300‧‧‧第二區域
400‧‧‧第三區域
500‧‧‧第四區域
120a‧‧‧層狀結構
120b‧‧‧層狀結構
120c‧‧‧層狀結構
120d‧‧‧層狀結構
122‧‧‧導電材料
70‧‧‧基板
72‧‧‧鰭片
74‧‧‧隔離區域
82‧‧‧閘極間隙壁
84‧‧‧磊晶源極區域
86‧‧‧磊晶汲極區域
88‧‧‧蝕刻終止層
90‧‧‧層間介電層
92‧‧‧界面介電質

Claims (10)

  1. 一種半導體結構形成方法，包含：形成一第一含金屬層於一基板上；形成一第二含金屬層於該基板上，該第二含金屬層之一材料與該第一含金屬層之一材料不同；執行一氯基處理(chlorine-based treatment)於該第一含金屬層與該第二含金屬層上；以及使用原子層沉積(Atomic Layer Deposition,ALD)製程將一第三含金屬層沉積於該第一含金屬層與該第二含金屬層上。
  2. 如請求項1所述之半導體結構形成方法，其中該氯基處理使用一氯基氣體。
  3. 如請求項1所述之半導體結構形成方法，其中該氯基處理不包含使用一電漿。
  4. 如請求項1所述之半導體結構形成方法，其中執行該氯基處理的步驟係藉由一氯基物質從該第一含金屬層之一表面移除一鍵結物質以及鍵結該第一含金屬層之該表面。
  5. 一種半導體結構形成方法，包含：形成一介電質於一基板上，該介電質具有一第一開口與一第二開口； 形成一第一含金屬層於該介電質上與該第一開口與該第二開口中；形成一第二含金屬層於該第一含金屬層上；從該第一開口移除該第二含金屬層；將該第一開口中之該第一含金屬層與該第二開口中之該第二含金屬層暴露到一氯基流體；以及使用原子層沉積製程將一第三含金屬層形成在該第一開口中之該第一含金屬層上與該第二開口中之該第二含金屬層上。
  6. 如請求項5所述之半導體結構形成方法，其中從該第一開口移除該第二含金屬層後，一氧化層形成在該第一開口中之該第一含金屬層上，且將該第一開口中之該第一含金屬層與該第二開口中之該第二含金屬層暴露到該氯基流體的步驟係從該第一含金屬層移除該氧化層。
  7. 如請求項5所述之半導體結構形成方法，其中將該第一開口中之該第一含金屬層與該第二開口中之該第二含金屬層暴露到該氯基流體的步驟係以一氯機物質鍵結該第一開口中之該第一含金屬層。
  8. 如請求項5所述之半導體結構形成方法，其中該第一含金屬層為一氮化鉭層，該第二含金屬層為一氮化鈦層，而該第三含金屬層為一氮化鈦層、一鋁鈦層或一鈦鋁碳層之其中之一。
  9. 一種半導體結構形成方法，包含：形成一第一含金屬層與一第二含金屬層，該第一含金屬層之一材料與該第二含金屬層之一材料不同，該第一含金屬層具有以一含氧物質鍵結之一表面；使用一氯基物質從該第一含金屬層之該表面移除該含氧物質以及鈍化該第一含金屬層之該表面；以及藉由原子層沉積製程將一第三含金屬層沉積於以該氯基物質鈍化之該第一含金屬層之該表面上與該第二含金屬層之一表面上。
  10. 如請求項9所述之半導體結構形成方法，其中使用該氯基物質從該第一含金屬層之該表面移除該含氧物質以及鈍化該第一含金屬層之該表面的步驟，包含暴露該第一含金屬層之該表面於一氯基氣體。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446400B2 (en) 2017-10-20 2019-10-15 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices and devices so formed
US10872826B2 (en) 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
TWI819304B (zh) * 2020-06-25 2023-10-21 台灣積體電路製造股份有限公司 積體電路及其製作方法
US12002718B2 (en) 2022-12-12 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
DE102016114526B4 (de) 2015-10-20 2021-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Atomlagenabscheidungsverfahren und damit hergestellte Strukturen
US10490643B2 (en) * 2015-11-24 2019-11-26 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9837487B2 (en) * 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US11114347B2 (en) 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10283417B1 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10714334B2 (en) 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US11043567B2 (en) 2017-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10431500B1 (en) 2018-03-27 2019-10-01 Globalfoundries Inc. Multi-step insulator formation in trenches to avoid seams in insulators
US10515807B1 (en) * 2018-06-14 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices with metal-gate work-function tuning layers
US10535523B1 (en) * 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
DE102018130833B4 (de) * 2018-09-27 2022-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US11158719B2 (en) 2018-11-30 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
KR20210036113A (ko) 2019-09-25 2021-04-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11430698B2 (en) 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11855163B2 (en) 2020-06-23 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN111883543B (zh) * 2020-07-28 2022-09-27 北海惠科光电技术有限公司 阵列基板的制作方法、阵列基板和显示装置
CN112063991A (zh) * 2020-08-10 2020-12-11 西安交通大学 一种钛的氮化物薄膜及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030190424A1 (en) 2000-10-20 2003-10-09 Ofer Sneh Process for tungsten silicide atomic layer deposition
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
KR100912447B1 (ko) * 2002-03-22 2009-08-14 오일 프로세스 시스템즈, 인코포레이티드. 조리용 기름 산화방지 조성물, 이의 제조 방법 및 용도
US6951813B2 (en) * 2003-04-04 2005-10-04 Micron Technology, Inc. Methods of forming metal-containing layers including a metal bonded to halogens and trialkylaluminum
US7514310B2 (en) 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
US7833849B2 (en) * 2005-12-30 2010-11-16 International Business Machines Corporation Method of fabricating a semiconductor structure including one device region having a metal gate electrode located atop a thinned polygate electrode
EP2399863A1 (en) * 2010-06-22 2011-12-28 Valtion Teknillinen Tutkimuskeskus Multi-layer substrate structure and manufacturing method for the same
DE102010038739B4 (de) 2010-07-30 2018-10-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit erhöhter Stabilität eines komplexen Materialstapels durch Vorsehen von fluorangereicherten Grenzflächen
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
KR102089682B1 (ko) 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9245793B2 (en) * 2013-12-19 2016-01-26 Intermolecular, Inc. Plasma treatment of low-K surface to improve barrier deposition
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446400B2 (en) 2017-10-20 2019-10-15 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices and devices so formed
TWI675408B (zh) * 2017-10-20 2019-10-21 南韓商三星電子股份有限公司 半導體元件及為其多個組件提供閘極結構的方法
US11476121B2 (en) 2017-10-20 2022-10-18 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices and devices so formed
US10872826B2 (en) 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
TWI739178B (zh) * 2018-10-31 2021-09-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11527447B2 (en) 2018-10-31 2022-12-13 Taiwan Semiconductor Manufacturing Company. Ltd. Fin field-effect transistor device and method
TWI819304B (zh) * 2020-06-25 2023-10-21 台灣積體電路製造股份有限公司 積體電路及其製作方法
US12002718B2 (en) 2022-12-12 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method

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