CN106409651A - 预沉积处理和原子层沉积（ald）工艺及其形成的结构 - Google Patents

预沉积处理和原子层沉积（ald）工艺及其形成的结构 Download PDF

Info

Publication number
CN106409651A
CN106409651A CN201510784312.0A CN201510784312A CN106409651A CN 106409651 A CN106409651 A CN 106409651A CN 201510784312 A CN201510784312 A CN 201510784312A CN 106409651 A CN106409651 A CN 106409651A
Authority
CN
China
Prior art keywords
metal
containing layer
layer
chlorine
ald
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510784312.0A
Other languages
English (en)
Other versions
CN106409651B (zh
Inventor
蔡承晏
李达元
李欣怡
蔡明兴
曹学文
张文
洪英杰
林逸宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106409651A publication Critical patent/CN106409651A/zh
Application granted granted Critical
Publication of CN106409651B publication Critical patent/CN106409651B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明提供了预沉积处理和原子层沉积(ALD)工艺及其形成的结构。描述了各种方法和通过这些方法形成的结构。根据一种方法，第一含金属层形成在衬底上。第二含金属层形成在衬底上。第一含金属层的材料不同于第二含金属层的材料。对第一含金属层和第二含金属层执行基于氯的处理。使用原子层沉积(ALD)在第一含金属层和第二含金属层上沉积第三含金属层。

Description

预沉积处理和原子层沉积（ALD）工艺及其形成的结构
技术领域
本发明涉及预沉积处理和原子层沉积(ALD)工艺及其形成的结构。
背景技术
半导体器件被用于各种电子应用，诸如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层，然后使用光刻图案化各种材料层以在其上形成电路组件和元件来制造。
晶体管是经常用于半导体器件的元件。例如可以在单个集成电路(IC)上具有大量的晶体管(例如，几百个、几千个或几百万个晶体管)。例如，半导体器件制造中常用的晶体管类型是金属氧化物半导体场效应晶体管(MOSFET)。平面型晶体管(例如，平面MOSFET)通常包括设置在衬底中的沟道区域上方的栅极介电层以及形成在栅极介电层上方的栅电极。晶体管的源极区域和漏极区域形成在沟道区域的两侧。
多栅极场效应晶体管(MuGFET)是最近开发的半导体技术。一种类型的MuGFET被称为FinFET，其是包括从集成电路的半导体表面垂直突出的鳍形半导体材料的晶体管结构。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：
在衬底上形成第一含金属层；
在所述衬底上形成第二含金属层，所述第一含金属层的材料不同于所述第二含金属层的材料；
对所述第一含金属层和所述第二含金属层执行基于氯的处理；以及
使用原子层沉积(ALD)在所述第一含金属层和所述第二含金属层上沉积第三含金属层。
根据本发明的一个实施例，所述基于氯的处理使用基于氯的气体。
根据本发明的一个实施例，所述基于氯的处理使用金属-氯流体。
根据本发明的一个实施例，所述基于氯的处理使用TiClx、TaClx、WClx或它们的组合。
根据本发明的一个实施例，所述基于氯的处理不包括使用等离子体。
根据本发明的一个实施例，执行所述基于氯的处理从所述第一含金属层的表面去除终端物质并且利用基于氯的物质终止所述第一含金属层的表面。
根据本发明的一个实施例，在200℃至600℃的范围内的温度下执行所述基于氯的处理。
根据本发明的一个实施例，在10秒至300秒范围内的持续时间内执行所述基于氯的处理。
根据本发明的一个实施例，执行所述基于氯的处理包括：在100sccm至10,000sccm范围内的流速下使用基于氯的气体。
根据本发明的另一方面，提供了一种方法，包括：
在衬底上形成介电质，所述介电质具有第一开口和第二开口；
在所述介电质上以及所述第一开口和所述第二开口中形成第一含金属层；
在所述第一含金属层上形成第二含金属层；
从所述第一开口去除所述第二含金属层；
将所述第一开口中的所述第一含金属层和所述第二开口中的所述第二含金属层暴露给基于氯的流体；以及
使用原子层沉积(ALD)，在所述第一开口中的所述第一含金属层上和所述第二开口中的所述第二含金属层上形成第三含金属层。
根据本发明的一个实施例，在从所述第一开口去除所述第二含金属层之后，在所述第一开口中的所述第一含金属层上形成氧化物层，暴露给所述基于氯的流体从所述第一含金属层去除所述氧化物层。
根据本发明的一个实施例，所述基于氯的流体是气体。
根据本发明的一个实施例，所述基于氯的流体是金属-氯气体。
根据本发明的一个实施例，暴露给所述基于氯的流体利用基于氯的物质终止所述第一开口中的所述第一含金属层。
根据本发明的一个实施例，所述第一含金属层是氮化钽层，所述第二含金属层是氮化钛层，并且所述第三含金属层是氮化钛层、钛铝层或钛铝碳层中的一种。
根据本发明的又一方面，提供了一种方法，包括：
形成第一含金属层和第二含金属层，所述第一含金属层的材料不同于所述第二含金属层的材料，所述第一含金属层具有利用含氧物质终止的表面；
从所述第一含金属层的表面去除所述含氧物质，并且利用基于氯的物质钝化所述第一含金属层的表面；以及
通过原子层沉积(ALD)在利用所述基于氯的物质钝化的所述第一含金属层的表面上和所述第二含金属层的表面上沉积第三含金属层。
根据本发明的一个实施例，去除所述含氧物质和利用所述基于氯的物质钝化包括：将所述第一含金属层的表面暴露给基于氯的气体。
根据本发明的一个实施例，所述基于氯的气体是金属-氯气体。
根据本发明的一个实施例，所述基于氯的气体是TiClx、TaClx、WClx或它们的组合。
根据本发明的一个实施例，利用所述含氧物质终止的表面形成了自然氧化物。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A至图1C是根据一些实施例的制造半导体结构的中间阶段的截面图。
图2是根据一些实施例的制造图1A至图1C的半导体结构的流程图。
图3是根据一些实施例的衬底，其在基础衬底上包括不同材料的第一层和第二层，在第一层和第二层上沉积了一个层。
图4是根据一些实施例的三维图中的一般鳍式场效应晶体管(finFET)的实例。
图5、图6、图7A、图7B和图8至图17是根据一些实施例的制造finFET的中间阶段的截面图。
图18是根据一些实施例的图17所示finFET的截面图。
图19是根据一些实施例的图17所示finFET的一部分的放大截面图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述组件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
根据各个实施例提供了通过使用原子层沉积(ALD)沉积层的方法以及通过其形成的结构。根据各个实施例提供了通过使用ALD形成鳍式场效应晶体管(finFET)的一些示例性方法以及通过其形成的结构。示出了形成一般结构的中间阶段，并且进一步示出了示例性finFET。本文所讨论的 一些实施例在使用后栅极工艺形成的finFET的条件下进行讨论。讨论了实施例的一些变型。本领域技术人员应该容易理解其他修改包括在其他实施例的范围内。尽管以特定顺序讨论了方法实施例，但可以以任何逻辑顺序执行各种其他方法实施例，并且可以包括比本文所述更少或更多的步骤。
图1A至图1C示出了根据一些实施例的制造半导体结构的中间阶段的截面图，图2是制造半导体结构的流程图。在图1A和图2的步骤44中，提供衬底30。衬底30可以是将在其上沉积层的任何结构。在以下给定条件下提供具体实例。衬底30具有表面32。将被沉积的层将随后被沉积在表面32上。表面32可以包括任何适当的材料，并且可以包括介电层、含金属层或其他层。表面32还可以包括表面32内的不同材料。例如，表面32的第一部分可以包括介电材料，诸如高k介电质(如金属氧化物介电质)，而表面32的第二不同的部分可以包括含金属材料，诸如TiN、TaN、TiAl、TiAlC等。在另一实例中，表面的第一部分可以是第一含金属材料(诸如TiN)，而表面32的第二不同的部分可以是第二含金属材料(诸如TaN)。为了简化，图3示出了衬底30，其在基础衬底36上包括具有不同材料的第一层38和第二层40，并且表面32包括第一层38的第一表面39和第二层40的第二表面41。
衬底30的表面32终止于终端物质TS。在一些实例中，终端物质TS是氢氧化物(-OH)、氧化物(-O)等。例如，可以作为对衬底30的表面32执行的清洁或光刻胶剥离工艺的结果和/或通过将衬底30的表面32暴露给含氧的自然环境而发生氢氧化物(-OH)和/或氧化物(-O)的终止。通过氢氧化物(-OH)和/或氧化物(-O)终止可以在衬底30的表面32上形成氧化物层，诸如自然氧化物。终端物质TS可以是其他物质，诸如氢(-H)、氮(-N)、氨(-NH3)等，诸如取决于对表面32执行的清洁和/或剥离工艺。
在图1B和图2的步骤46中，对衬底30的表面32执行基于氯的处理。基于氯的处理可以从衬底30的表面32去除或剥离终端物质TS，并且基于氯的物质(诸如氯Cl)可以重新终止衬底30的表面32。在一些实施例中，基于氯的处理包括将衬底30的表面32暴露给基于氯的流体。基于氯的流 体可以进一步为金属-氯流体，诸如TiClx、TaClx、WClx等或它们的组合。在一些实施例中，基于氯的流体，更具体地为金属-氯流体为气体。基于氯的气体或金属-氯气体可用于处理而不使用等离子体。在一些实施例中，在没有等离子体的情况下，在大于约200℃且小于约600℃的温度，更具体为大约200℃至大约600℃范围内的温度下，以大约100sccm至大约10000sccm范围内的基于氯的气体的流速将衬底30的表面32暴露给基于氯的气体持续大约10秒至大约300秒范围内的时间，诸如大约30秒至大约120秒。在具体实例中，基于氯的处理从衬底的表面32去除氧化物(诸如自然氧化物)，并利用氯Cl终止表面32。
在图1C和图2的步骤48中，使用原子层沉积(ALD)在衬底30的表面32上沉积层34，诸如在大约200℃至500℃的范围内的温度。在一些实施例中，层34是含金属层，诸如TiN、TaN、TiAl、TiAlC等。
当使用ALD横跨不同的底部材料沉积层时，发明人观察到加载效应。这种加载效应可以是在其上沉积该层的一种材料上与不同材料上相比较的较长培育时间的结果。这可以进一步导致沉积层具有非均匀的厚度，该层在一种材料上沉积该层的地方的厚度可大于在另一种材料上沉积该层的地方的厚度。如下所示，这可以使在高纵横比开口中沉积这种层变得复杂，诸如在后金属栅极工艺中。
发明人观察到，在使用ALD沉积诸如含金属层或金属层的层之前使用基于氯的处理会缓解或去除ALD的材料依赖性，使得所沉积层的厚度可以在横跨不同材料沉积时更加均匀。例如，在图3中，第一层38上的层34的沉积率可以与第二层40上的层34的沉积率相同或相似，并且第一层38上的层34的厚度可以与第二层40上的层34的厚度基本相等。ALD期间不同材料上的层的沉积率可以更加相似或相同，因此沉积在不同材料上的层的厚度可以更加均匀。作为基于氯的处理和ALD期间的结果，通过ALD在不同材料中的一种上沉积的层的较慢沉积率可以在通过ALD在不同材料中的另一种上沉积的层的较快沉积率的50％内，更具体地在10％内。作为基于氯的处理和ALD的结果，通过ALD在不同材料中的一种上沉积的层的较小厚度可以在通过ALD在不同材料中的另一种上沉积的层的较大 厚度的50％内，更具体在10％内。
此外，作为基于氯的处理和ALD的结果，通过ALD沉积的层与下层材料之间的界面可以无氧化物。例如，第一表面39可以在层34和第一层38之间没有氧化物，并且第二表面41可以在层34和第二层40之间没有氧化物。
以下讨论示出了可以使用参照图1A至图1C和图2讨论的制造工艺的示例性条件。可以在其他条件下使用所讨论的制造工艺。
图4示出了三维图中的一般finFET 50的实例。finFET 50包括位于衬底52上的鳍56。衬底52包括隔离区域54，并且鳍56在隔离区域54上方和从相邻隔离区域54之间突出。栅极介电质58沿着鳍56的侧壁和顶面上方，并且栅电极60位于栅极介电质58上方。相对于栅极介电质58和栅电极60，源极/漏极区域62和64被设置在鳍56的相反两侧。图4还示出了在稍后附图中使用的参考截面。截面A-A横跨finFET 50的沟道、栅极介电质58和栅电极60。截面B-B垂直于截面A-A并且沿着鳍56的纵轴且例如在源极/漏极区域62和64之间的电流的方向上。随后的附图为了简化而参考这些参考截面。
图5至图17是根据示例性实施例的制造finFET的中间阶段的截面图。图5、图6和图7A示出了图4所示参考截面A-A，除了多个鳍之外。图7B、图8至图17示出了图4所示的参考截面B-B，除了多个finFET之外。
图5示出了衬底70。衬底70可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底70可以包括半导体材料，诸如元素半导体(包括Si和Ge)、化合物或合金半导体(包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP或它们的组合。衬底70可以是掺杂或非掺杂的。在具体实例中，衬底70是体硅衬底。
图6示出了鳍72以及相邻鳍72之间的隔离区域74的形成。在图6中，鳍72形成在衬底70中。在一些实施例中，鳍72可以通过在衬底70中蚀刻沟槽来形成在衬底70中。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向 异性的。
进一步，在图6中，在相邻鳍72之间形成绝缘材料以形成隔离区域74。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积并且后固化以使其转换为另一种材料，诸如氧化物)等或它们的组合。可以使用通过任何可接受的处理形成其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料就可以执行退火工艺。此外，在图6中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料并形成共面的隔离区域74的顶面和鳍72的顶面。
尽管没有具体示出，但可以在鳍72和/或衬底70中形成适当的阱。例如，可以在衬底70中将形成p型器件(诸如p型finFET)的第一区域200和第四区域500(如图7B和随后附图所示)中形成n阱，并且可以在衬底70中将形成n型器件(诸如n型finFET)的第二区域300和第三区域400(如图7B和随后附图所示)中形成p阱。
例如，为了在第一区域200和第四区域500中形成n阱，在衬底70的第二区域300和第三区域400中，可以在鳍72和隔离区域74上方形成光刻胶。光刻胶可以被图案化以露出衬底70的第一区域200和第四区域500。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶被图案化，则可以在第一区域200和第四区域500中执行n型杂质注入，并且光刻胶可用作掩模来基本防止p型杂质被注入第二区域300和第三区域400。n型杂质可以是磷、砷等，其在第一区域200和第四区域500中注入为等于或小于1018cm-3(诸如大约1017cm-3和大约1018cm-3之间)的浓度。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。
此外，为了在第二区域300和第三区域400中形成p阱，可以在衬底的第一区域200和第四区域500中的鳍72和隔离区域74上方形成光刻胶。光刻胶可以被图案化以暴露衬底70的第二区域300和第三区域400。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案 化。一旦光刻胶就被图案化，就可以在第二区域300和第三区域400中执行p型杂质注入，并且光刻胶可用作掩模来基本防止p型杂质注入第一区域200和第四区域500中。p型杂质可以是硼、BF2等，其在第二区域300和第三区域400中注入为等于或小于1018cm-3(诸如大约1017cm-3和大约1018cm-3之间)的浓度。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。在注入之后，可以执行退火以激活被注入的p型和n型杂质。注入可以在第一区域200和第四区域400中形成n阱并且在第二区域300和第三区域400中形成p阱。
在图7A和图7B中，开槽隔离区域74，诸如形成浅沟槽隔离(STI)区域。隔离区域74被开槽，使得鳍72从相邻的隔离区域74之间突出。隔离区域74可以使用可接受的蚀刻工艺开槽，诸如对隔离区域74的材料具有选择性的工艺。例如，可以使用化学氧化物去除，其使用蚀刻或应用材料SICONI工具或稀释氢氟(dHF)酸。
本领域技术人员将容易理解，参照图5、图6、图7A和图7B描述的工艺仅仅是如何形成鳍的一个实例。在其他实施例中，介电层可以形成在衬底70的顶面上方；沟槽可以蚀刻穿过介电层；外延鳍可以外延地生长在沟槽中；并且介电层可以被开槽，使得同质外延和/或异质外延结构从介电层上方突出以形成外延鳍。有利地，可以外延地生长用于n型finFET的材料或外延鳍结构，其不同于用于p型finFET的材料或外延鳍结构。
在图8中，在鳍72上形成伪介电层。伪介电层例如可以为氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术(诸如化学气相沉积(CVD)、热氧化等)进行沉积或热生长。伪栅极层形成在伪介电层上方，并且掩模层形成在伪栅极层上方。诸如通过使用CVD等，可以在伪介电层上方沉积伪栅极层，然后诸如通过CMP进行平坦化。诸如通过使用CVD等，在伪栅极层上方沉积掩模层。伪栅极层例如可以包括多晶硅，尽管还可以使用具有高蚀刻选择性的其他材料。掩模层例如可以包括氮化硅、氮氧化硅、氮化硅碳等。
此外，在图8中，可以使用可接受的光刻和蚀刻技术来图案化掩模层，以形成掩模80。然后，通过可接受的蚀刻技术，掩模80的图案可以被转 印至伪栅极层和伪介电层以分别由伪栅极层和伪介电层形成伪栅极78和伪栅极介电质76。蚀刻可以包括可接受的各向异性蚀刻，诸如RIE、NBE等。伪栅极78覆盖鳍72的对应沟道区域。伪栅极78还可以具有基本垂直于对应鳍72的纵向的纵向。
尽管没有具体示出，但可以执行用于轻掺杂源极/漏极(LDD)区域的注入。类似于上述注入，诸如光刻胶的掩模可以形成在第二区域300和第三区域400上方(例如用于n型器件)，同时露出第一区域200和第四区域500(例如用于p型器件)，并且p型杂质可以被注入到第一区域200和第四区域500中的暴露鳍72中。然后，掩模可以被去除。随后，诸如光刻胶的掩模可以形成在第一区域200和第四区域400上方同时暴露第二区域300和第三区域400，并且n型杂质可以被注入到第二区域300和第三区域400中的暴露鳍72中。然后，可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域可具有大约1015cm-3至大约1016cm-3的杂质浓度。退火可用于激活注入的杂质。
此外，在图8中，沿着伪栅极78和伪栅极介电质76的侧壁形成栅极间隔件82。栅极间隔件82可以通过共形地沉积(诸如通过CVD等)材料且随后各向异性地蚀刻(诸如RIE、NBE等)材料来形成。栅极间隔件82的材料可以是氮化硅、氮化硅碳、它们的组合等。
在图9中，在鳍72的源极/漏极区域中形成外延源极/漏极区域84和86。在第一区域200和第四区域300中，在鳍72的源极/漏极区域中形成外延源极/漏极区域84，使得每个伪栅极78都被设置在每个鳍72中的相应的一对外延源极/漏极区域84之间。在第二区域300和第三区域400中，在鳍72的源极/漏极区域中形成外延源极/漏极区域86，使得每个伪栅极78都被设置在每个鳍72中的相应的一对外延源极/漏极区域86之间。
可以通过掩蔽(诸如利用硬掩模)例如用于n型器件的第二区域300和第三区域400形成例如用于p型器件的第一区域200和第四区域500中的外延源极/漏极区域84。然后，第一区域200和第四区域500中的鳍72的源极/漏极区域被蚀刻以形成凹槽。蚀刻可以是对鳍72具有选择性的任 何适当的蚀刻，并且可以是各向异性的。然后，在凹槽中外延生长第一区域200和第四区域500中的外延源极/漏极区域84。外延生长可以通过使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)等或它们的组合。外延源极/漏极区域84可以包括任何可接受的材料，诸如适用于p型finFET。例如，外延源极/漏极区域84可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域84可具有从鳍72的对应外表面突出的表面并具有刻面。然后，诸如通过使用对掩模的材料具有选择性的蚀刻，可以去除掩模。
可以通过掩蔽(诸如利用硬掩模)第一区域200和第四区域500来形成第二区域300和第三区域400中的外延源极/漏极区域86。然后，蚀刻第二区域300和第三区域400中的源极/漏极区域以形成凹槽。蚀刻可以是对鳍72具有选择性的任何适当蚀刻，并且可以是各向异性的。然后，在凹槽中外延生长第二区域300和第三区域400中的外延源极/漏极区域86。可以通过使用MOCVD、MBE、LPE、VPE等或它们的组合进行外延生长。外延源极/漏极区域86可以包括任何可接受的材料，诸如适用于n型finFET。例如，外延源极/漏极区域86可以包括硅、SiC、SiCP、SiP等。外延源极/漏极区域86可以具有从鳍72的对应外表面突出的表面并具有刻面。然后，诸如通过对掩模的材料具有选择性的蚀刻，可以去除掩模。
类似于上述用于形成轻掺杂源极/漏极区域的工艺，可以在外延源极/漏极区域84和86和/或鳍72的源极/漏极区域注入掺杂物，随后进行退火。源极/漏极区域可以具有大约1019cm-3和大约1021cm-3之间的杂质浓度。用于第一区域200和第四区域500(例如用于p型器件)中的源极/漏极区域的p型杂质可以是前述任何p型杂质，并且用于第二区域300和第三区域400(例如用于n型器件)中的源极/漏极区域的n型杂质可以是前述任何n型杂质。在其他实施例中，在生长期间可以原位掺杂外延源极/漏极区域84和86。
此外，在图9中，在外延源极/漏极区域84和86、栅极间隔件82、掩模80和隔离区域74上共形地形成蚀刻停止层(ESL)88。在一些实施例中，ESL 88可以包括氮化硅、氮化硅碳等，使用ALD、CVD等或它们的 组合来形成。底部层间介电层(ILD0)90被沉积在ESL 88上方。ILD0 90可以包括磷硅玻璃(PSG)、硼硅酸玻璃(BSG)、掺硼磷硅玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)等，并且可以通过任何适当的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD等或它们的组合。
在图10中，执行诸如CMP的平坦化工艺以使ILD0 90的顶面与伪栅极78的顶面平齐。CMP还可以从伪栅极78上方去除掩模80和ESL 88。因此，通过ILD0 90露出伪栅极78的顶面。在蚀刻步骤中去除伪栅极78和伪栅极介电质76，使得穿过ILD0 90并通过栅极间隔件82限定的开口形成为到达鳍72。每个开口都露出对应鳍72的沟道区域。每个沟道区域都被设置在相邻的一对外延源极/漏极区域84和86之间。蚀刻步骤可以对伪栅极78和伪栅极介电质76的材料具有选择性，其中蚀刻可以是干蚀刻或湿蚀刻。在蚀刻期间，当伪栅极78被蚀刻时，伪栅极介电质76可以被用作蚀刻停止层。然后，在去除伪栅极78之后可以蚀刻伪栅极介电质76。尽管未具体示出，但根据用于ILD0 90和伪栅极介电质76的材料的类似性，ILD0 90可以在去除伪栅极介电质76时被开槽，并且这种开槽可以使得ESL88和/或栅极间隔件82的一部分在ILD0 90的顶面上方突出。
界面介电质92形成在每个开口中和鳍72上。界面介电质92例如可以是氧化物等，通过热氧化、化学氧化、ALD等形成。界面介电质92的厚度可以在大约至大约的范围内，诸如大约然后，在ILD0 90的顶面上以及在开口中沿着栅极间隔件82的侧壁和界面介电质92上共形地形成栅极介电层94。在一些实施例中，栅极介电层94包括高k介电材料，并且在这些实施例中，栅极介电层94可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb和它们的组合的金属氧化物或硅化物。栅极介电层94的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或它们的组合。栅极介电层94的厚度可以在大约至大约 的范围内，诸如大约
然后，在栅极介电层94上共形地形成覆盖层。在所示实施例中，覆盖层包括第一子层96和第二子层98。在一些实施例中，覆盖层可以是单层或者可以包括附加子层。覆盖层可用作阻挡层以防止随后沉积的含金属材 料扩散进入栅极介电层94。此外，如图所示，如果第一子层96由与功函调整层相同的材料形成的话，第二子层98可在各个区域200、300、400和500中形成功函调整层期间用作蚀刻停止件，这随后将变得更加明白。第一子层96可以包括氮化钛(TiN)等，其通过ALD、CVD等共形地沉积在栅极介电层94上。第二子层98可以包括氮化钽(TaN)等，其通过ALD、CVD等共形地沉积在第一子层96上。覆盖层的厚度可以在大约至大约的范围内，诸如大约在所示实施例中，第一子层96的厚度可以在大约至大约的范围内，诸如大约并且第二子层98的厚度可以在大约至大约的范围内，诸如大约
然后，在覆盖层上，例如在第二子层98上共形地形成第一功函调整层100。假定将被形成的器件的应用，第一功函调整层100可以是任何可接受的材料，以将器件的功函调整为期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第一功函调整层100包括氮化钛(TiN)等，其通过ALD等来沉积。第一功函调整层100的厚度可以在大约至大约 的范围内，诸如大约
然后，在第四区域500中在第一功函调整层100上方图案化掩模102，同时露出第一、第二和第三区域200、300和400中的第一功函调整层100。在一些实施例中，掩模102是光刻胶，其可以形成在第四区域500上方。光刻胶可以被图案化以暴露第一、第二和第三区域200、300和400。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。如图11所示，一旦掩模102被图案化，就执行对第一功函调整层100具有选择性的蚀刻以从第一、第二和第三区域200、300和400去除第一功函调整层100。在该蚀刻期间，第一、第二和第三区域200、300和400中的第二子层98可以用作蚀刻停止件。然后，如果掩模102是光刻胶，则诸如通过使用适当的灰化工艺去除掩模102。
诸如氢氧化物和/或氧的终端物质可以作为蚀刻、掩模102去除和/或暴露给含氧环境(诸如自然环境)的结果而终止第二子层98和第一功函调整层100的表面。诸如氢氧化物和/或氧的物质可以在这些层98和100上形成诸如自然氧化物的氧化物。在一些实施例中，如参照图1A至图1C和图 2所讨论的，在第二子层98和第一功函调整层100的表面上执行基于氯的处理。基于氯的处理可以从第二子层98和第一功函调整层100的表面去除或剥离终端物质，并且诸如氯Cl的基于氯的物质可以重新终止第二子层98和第一功函调整层100的表面。
然后，在图11中，第二功函调整层104在第一、第二和第三区域200、300和400中共形地形成在覆盖层上(例如第二子层98上)，并且在第四区域500中共形地形成在第一功函调整层100上。假定将被形成的器件的应用，第二功函调整层104可以是任何可接受的材料以将器件的功函调整为期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第二功函调整层104包括氮化钛(TiN)等，其通过ALD等沉积。第二功函调整层104的厚度可以在大约至大约的范围内，诸如大约根据一些实施例，作为基于氯的处理的结果，第二功函调整层104的沉积厚度在第一、第二和第三区域200、300和400中的第二子层98以及第四区域500中的第一功函调整层100的不同材料上方更加均匀。
然后，在第三和第四区域400和500中的第二功函调整层104上方图案化掩模106，同时暴露第一和第二区域200和300中的第二功函调整层104。在一些实施例中，掩模106是光刻胶，其可以形成在第三和第四区域400和500上方。光刻胶可以被图案化以暴露第一和第二区域200和300。可以通过使用旋涂技术来形成光刻胶，并且使用可接受的光刻技术进行图案化。如图12所示，一旦掩模106被图案化，就执行对第二功函调整层104具有选择性的蚀刻以从第一和第二区域200和300中去除第二功函调整层104。第一和第二区域200和300中的第二子层98可在该蚀刻期间用作蚀刻停止层。然后，去除掩模106，诸如通过使用适当的灰化工艺(如果掩模106是光刻胶的话)。
诸如氢氧化物和/或氧的终端物质可以作为蚀刻、掩模106去除和/或暴露给含氧环境(诸如自然环境)的结果而终止第二子层98和第二功函调整层104的表面。诸如氢氧化物和/或氧的物质可以在这些层98和104上形成诸如自然氧化物的氧化物。在一些实施例中，如参照图1A至图1C和图2所讨论的，在第二子层98和第二功函调整层104的表面上执行基于氯的 处理。基于氯的处理可以从第二子层98和第二功函调整层104的表面去除或剥离终端物质，并且诸如氯Cl的基于氯的物质可以重新终止第二子层98和第二功函调整层104的表面。
然后，在图12中，在第一和第二区域200和300中的覆盖层上(例如在第二子层98上)以及在第三和第四区域400和500中的第二功函调整层104上共形地形成第三功函调整层108，并且然后在第一、第二、第三和第四区域200、300、400和500中的第三功函调整层108上共形地形成第四功函调整层110。假定将被形成的器件的应用，第三功函调整层108和第四功函调整层110可以是任何可接受的材料以将器件的功函调整为期望量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第三功函调整层108包括钛铝(TiAl)、钛铝碳(TiAlC)等，其通过ALD等沉积，并且第四功函调整层110包括氮化钛(TiN)等，其通过ALD等沉积。第三功函调整层108的厚度可以在大约至大约的范围，诸如大约第四功函调整层110的厚度可以在大约至大约的范围内，诸如大约根据一些实施例，作为基于氯的处理的结果，第三功函调整层108的沉积厚度在第一和第二区域200和300中的第二子层98以及第三和第四区域400和500中的第二功函调整层104的不同材料上方更加均匀。
然后，在第二、第三和第四区域300、400和500中的第四功函调整层110上方图案化掩模112，同时暴露第一区域200中的第四功函调整层110。在一些实施例中，掩模112是光刻胶，其可以形成在第二、第三和第四区域300、400和500上方。光刻胶可以被图案化以露出第一区域200。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。如图13所示，一旦掩模112被图案化，就执行对第四功函调整层110和第三功函调整层108具有选择性的蚀刻以从第一区域200去除第四功函调整层110和第三功函调整层108。第一区域200中的第二子层98在该蚀刻期间可用作蚀刻停止件。如果掩模112是光刻胶，则诸如通过使用适当的灰化工艺去除掩模112。
诸如氢氧化物和/或氧的终端物质可以作为蚀刻、掩模112去除和/或暴 露给含氧环境(诸如自然环境)的结果而终止第二子层98和第四功函调整层110的表面。诸如氢氧化物和/或氧的物质可以在这些层98和110上形成诸如自然氧化物的氧化物。在一些实施例中，如参照图1A至图1C和图2所讨论的，在第二子层98和第四功函调整层110的表面上执行基于氯的处理。基于氯的处理可以从第二子层98和第四功函调整层110的表面去除或剥离终端物质，并且诸如氯Cl的基于氯的物质可以重新终止第二子层98和第四功函调整层110的表面。
然后，在图13中，在第一区域200中的覆盖层上(例如在第二子层98上)以及在第二、第三和第四区域300、400和500中的第四功函调整层110上共形地形成阻挡层114。在一些实施例中，阻挡层114包括氮化钛(TiN)等，其通过ALD等沉积。阻挡层114的厚度可以在大约至大约的范围内，诸如大约根据一些实施例，作为基于氯的处理的结果，第三功函调整层108的沉积厚度在第一区域200中的第二子层98以及第二、第三和第四区域300、400和500中的第四功函调整层110的不同材料上方更加均匀。
然后，在图14中，蚀刻栅极介电层94、覆盖层(包括子层96和98)、功函调整层100、104、108和110以及阻挡层114，使得分别在第一、第二、第三和第四区域200、300、400和500中形成分层结构120a、120b、120c和120d。蚀刻例如可以是干蚀刻，其主要蚀刻开口中的层的上部而不蚀刻层的下部。例如，蚀刻气体可以对层的材料具有选择性，并且可以修改工艺参数以实现图14中的结构。开口的纵横比和/或开口边角处层的收缩可以纳入蚀刻的考虑因素，其基本不蚀刻开口中的层的底部。在其他实施例中，可以在开口中沉积牺牲材料以防止层的下部被蚀刻，并且在蚀刻之后可以选择性地去除牺牲材料。
如图所示，第一区域200中的分层结构120a包括栅极介电层94、覆盖层(包括第一子层96和第二子层98)和阻挡层114。如图所示，第二区域300中的分层结构120b包括栅极介电层94、覆盖层(包括第一子层96和第二子层98)、第三功函调整层108、第四功函调整层110和阻挡层114。如图所示，第三区域400中的分层结构120c包括栅极介电层94、覆盖层(包 括第一子层96和第二子层98)、第二功函调整层104、第三功函调整层108、第四功函调整层110和阻挡层114。如图所示，第四区域500中的分层结构120d包括栅极介电层94、覆盖层(包括第一子层96和第二子层98)、第一功函调整层100、第二功函调整层104、第三功函调整层108、第四功函调整层110和阻挡层114。
在图15中，在分层结构120a、120b、120c和120d上和在ILD0 90上，导电材料122被沉积在开口中。导电材料122可以包括金属，诸如钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等。导电材料122可以使用CVD、物理气相沉积(PVD)等或它们的组合来沉积。导电材料122至少填充剩余部分，例如没有被开口的分层结构120a、120b、120c和120d填充的部分。
接下来，可以执行诸如CMP的平坦化工艺以去除导电材料122的多余部分，其中多余部分位于ILD0 90的顶面上方。然后，执行对导电材料122具有选择性以及可能对分层结构120a、120b、120c和120d具有选择性的可控回蚀以从ILD0 90的顶面开槽导电材料122，其产生图16所示的栅极结构。
在图17中，在开口中的分层结构120a、120b、120c和120d以及导电材料122上形成介电盖124。为了形成介电盖124，可以在分层结构120a、120b、120c和120d和导电材料122上方以及ILD0 90的顶面上的开口的剩余部分中沉积盖介电层。盖介电层可以包括氮化硅、氮化硅碳等，其使用CVD、PECVD等来形成。然后，诸如通过CMP来平坦化盖介电层以形成与ILD0 90的顶面共面的顶面，从而形成介电盖。
上ILD(ILD1)126被沉积在ILD0 90和介电盖124上方，并且接触件128被形成穿过ILD1 126、ILD0 90和ESL 88到达外延源极/漏极区域84和86。ILD1 126由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何适当的方法(诸如CVD和PECVD)来沉积。用于接触件128的开口被形成穿过ILD1 126、ILD0 90和ESL 88。可以使用可接受的光刻和蚀刻技术来形成开口。诸如扩散阻挡层、粘附层等的衬层和导电材料形成在开口中。衬层可以包括钛、氮化钛、钽、氮化钽等。导电材料 可以为铜、铜合金、银、金、钨、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD1 126的表面去除过量的材料。剩余衬层和导电材料在开口中形成接触件128。可以执行退火工艺以在分别在外延源极/漏极区域84和86与接触件128之间的界面处形成硅化物。
图17示出了第一区域200中的第一器件，由于包括在栅极结构中的分层结构120a和导电材料122，其可以是超低阈值电压p型finFET。图17还示出了第二区域300中的第二器件，由于包括在栅极结构中的分层结构120b和导电材料122，其可以是超低阈值电压n型finFET。图17还示出了第三区域400中的第三器件，由于包括在栅极结构中的分层结构120c和导电材料122，其可以是标准阈值电压n型finFET。类似地，图17类似地示出了第四区域500中的第四器件，由于包括在栅极结构中的分层结构120d和导电材料122，其可以是标准阈值电压p型finFET。
尽管没有明确示出，但本领域技术人员应该容易理解可以对图17中的结构执行进一步的处理步骤。例如，可以在ILD1 126上方形成各种金属间介电层(IMD)和它们对应的金属化。
图18示出了图17的截面C-C，以示出形成在第四区域500中的栅极结构的各个方面。界面介电层92和分层结构120d沿着鳍72的侧壁共形。第一、第二和第三区域200、300和400中的栅极结构具有类似的截面，除了如前所述分层结构120a、120b和120c中的差异。
图19是形成在第四区域500中的包括栅极结构的器件的一部分的放大图，其被示出以澄清形成在栅极结构中的层。第一、第二和第三区域200、300和400中的栅极结构具有类似的截面，除了如前所述分层结构120a、120b和120c中的差异。
以下讨论一些具体实例的附加细节。作为参考点，通过ALD在氮化钽(TaN)层上沉积氮化钛(TiN)层而不使用基于氯的处理。该参考点例如可以从第二子层98的沉积到第二功函调整层104的沉积遵循上面阐述的工艺而不使用基于氯的处理。在该参考点中，TaN具有的厚度，而TiN层具有的厚度。
然后，在通过ALD沉积TiN层之前，修改参考点以包括气态WCl5处 理。使用1秒处理，TaN层具有的厚度，而TiN层具有的厚度。使用2秒处理，TaN层具有的厚度，而TiN层具有的厚度。使用4秒处理，TaN层具有的厚度，而TiN层具有的厚度。使用30秒处理，TaN层具有的厚度，而TiN层具有的厚度。使用60秒处理，TaN层具有的厚度，而TiN层具有的厚度。使用用于30秒和60秒的处理，产生可与在TaN层上原位沉积TiN层相当的厚度，其中TaN层具有的厚度，而TiN层具有的厚度。
在这些实例中，在WC15处理之前，在TaN层上观察到氧化钽(例如，Ta2O5)层。观察到以下反应：
该反应使得钝化TaN层的Cl和氧化物被去除作为反应的气体副产物。与TaN层上存在Ta2O5层相比，Cl增加了ALD工艺期间TaN层上的反应性。这可以导致ALD工艺的更短培育循环，这可以产生ALD工艺中更快的沉积率。
在其他实例中，使用气体TiCl4处理或气体TaCl5处理。在不同实例中使用这些处理和气体WCl5处理，观察到更高的处理温度可以增加氧化物去除的效率。例如，525℃下的气体TaCl5处理比500℃下的气体TaCl5处理具有更大的氧化物去除率，并且500℃下的气体TaCl5处理比375℃下的气体TaCl5处理具有更大的氧化物去除率。增加的温度可以减少TaN层上的氧化物层与基于氯的处理之间的反应的氧化物副产品的解吸附的阻挡，因此，可以利用增加的温度增加氧化物层的去除率。
一些实施例可以实现优势。如所讨论的，在使用ALD在不同材料的层上沉积另一层之前对不同材料的层使用基于氯的处理可以增加ALD工艺的沉积率，从而减小加载效应。此外，当使用ALD在不同材料上沉积层时，沉积率可以基本相同，从而减小衬底依赖性。通过这些优势，可以在工艺中，诸如在上述后栅极工艺中克服间隙填充问题。
一个实施例是一种方法。根据该方法，在衬底上形成第一含金属层。第二含金属层形成在衬底上。第一含金属层的材料不同于第二含金属层的 材料。对第一含金属层和第二含金属层执行基于氯的处理。第三含金属层使用原子层沉积(ALD)沉积在第一含金属层和第二含金属层上。
另一实施例是一种方法。根据该方法，在衬底上形成介电质，并且介电质具有第一开口和第二开口。第一含金属层形成在介电质上以及第一开口和第二开口中。第二含金属层形成在第一含金属层上。从第一开口中去除第二含金属层。将第一开口中的第一含金属层和第二开口中的第二含金属层暴露给基于氯的流体。使用原子层沉积(ALD)在第一开口中的第一含金属层上以及第二开口中的第二含金属层上形成第三含金属层。
又一实施例是一种方法。根据该方法，形成第一含金属层和第二含金属层，并且第一含金属层的材料不同于第二含金属层的材料。第一含金属层具有终止于含氧物质的表面。从第一含金属层的表面去除含氧物质，并且利用基于氯的物质钝化第一含金属层的表面。通过原子层沉积(ALD)在利用基于氯的物质钝化的第一含金属层的表面上以及在第二含金属层的表面上沉积第三含金属层。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种方法，包括：
在衬底上形成第一含金属层；
在所述衬底上形成第二含金属层，所述第一含金属层的材料不同于所述第二含金属层的材料；
对所述第一含金属层和所述第二含金属层执行基于氯的处理；以及
使用原子层沉积(ALD)在所述第一含金属层和所述第二含金属层上沉积第三含金属层。
2.根据权利要求1所述的方法，其中，所述基于氯的处理使用基于氯的气体。
3.根据权利要求1所述的方法，其中，所述基于氯的处理使用金属-氯流体。
4.根据权利要求1所述的方法，其中，所述基于氯的处理使用TiClx、TaClx、WClx或它们的组合。
5.根据权利要求1所述的方法，其中，所述基于氯的处理不包括使用等离子体。
6.根据权利要求1所述的方法，其中，执行所述基于氯的处理从所述第一含金属层的表面去除终端物质并且利用基于氯的物质终止所述第一含金属层的表面。
7.一种方法，包括：
在衬底上形成介电质，所述介电质具有第一开口和第二开口；
在所述介电质上以及所述第一开口和所述第二开口中形成第一含金属层；
在所述第一含金属层上形成第二含金属层；
从所述第一开口去除所述第二含金属层；
将所述第一开口中的所述第一含金属层和所述第二开口中的所述第二含金属层暴露给基于氯的流体；以及
使用原子层沉积(ALD)，在所述第一开口中的所述第一含金属层上和所述第二开口中的所述第二含金属层上形成第三含金属层。
8.根据权利要求7所述的方法，其中，在从所述第一开口去除所述第二含金属层之后，在所述第一开口中的所述第一含金属层上形成氧化物层，暴露给所述基于氯的流体从所述第一含金属层去除所述氧化物层。
9.一种方法，包括：
形成第一含金属层和第二含金属层，所述第一含金属层的材料不同于所述第二含金属层的材料，所述第一含金属层具有利用含氧物质终止的表面；
从所述第一含金属层的表面去除所述含氧物质，并且利用基于氯的物质钝化所述第一含金属层的表面；以及
通过原子层沉积(ALD)在利用所述基于氯的物质钝化的所述第一含金属层的表面上和所述第二含金属层的表面上沉积第三含金属层。
10.根据权利要求9所述的方法，其中，去除所述含氧物质和利用所述基于氯的物质钝化包括：将所述第一含金属层的表面暴露给基于氯的气体。
CN201510784312.0A 2015-07-31 2015-11-16 预沉积处理和原子层沉积（ald）工艺及其形成的结构 Active CN106409651B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/815,286 2015-07-31
US14/815,286 US9947540B2 (en) 2015-07-31 2015-07-31 Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby

Publications (2)

Publication Number Publication Date
CN106409651A true CN106409651A (zh) 2017-02-15
CN106409651B CN106409651B (zh) 2019-05-24

Family

ID=57883044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510784312.0A Active CN106409651B (zh) 2015-07-31 2015-11-16 预沉积处理和原子层沉积（ald）工艺及其形成的结构

Country Status (5)

Country Link
US (2) US9947540B2 (zh)
KR (1) KR101745166B1 (zh)
CN (1) CN106409651B (zh)
DE (1) DE102015113184B4 (zh)
TW (1) TWI563547B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875179A (zh) * 2018-08-30 2020-03-10 台湾积体电路制造股份有限公司 金属层的形成和原位蚀刻工艺
CN112063991A (zh) * 2020-08-10 2020-12-11 西安交通大学 一种钛的氮化物薄膜及其制备方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
DE102016114526B4 (de) 2015-10-20 2021-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Atomlagenabscheidungsverfahren und damit hergestellte Strukturen
US10490643B2 (en) * 2015-11-24 2019-11-26 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9837487B2 (en) * 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US11114347B2 (en) 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10283417B1 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10276690B2 (en) * 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10446400B2 (en) 2017-10-20 2019-10-15 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices and devices so formed
US10714334B2 (en) 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US11043567B2 (en) * 2017-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10431500B1 (en) 2018-03-27 2019-10-01 Globalfoundries Inc. Multi-step insulator formation in trenches to avoid seams in insulators
US10515807B1 (en) * 2018-06-14 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices with metal-gate work-function tuning layers
DE102018130833B4 (de) * 2018-09-27 2022-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US10872826B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11158719B2 (en) 2018-11-30 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
KR20210036113A (ko) 2019-09-25 2021-04-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11430698B2 (en) 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11855163B2 (en) 2020-06-23 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20210408235A1 (en) * 2020-06-25 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with silicide gate fill structure
CN111883543B (zh) 2020-07-28 2022-09-27 北海惠科光电技术有限公司 阵列基板的制作方法、阵列基板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1812054A (zh) * 2004-12-01 2006-08-02 三星电子株式会社 双功函数金属栅极结构及其制造方法
CN1992275A (zh) * 2005-12-30 2007-07-04 国际商业机器公司 具有金属和多晶硅栅电极的高性能电路及其制造方法
US20130147021A1 (en) * 2010-06-22 2013-06-13 Teknologian Tutkimuskeskus Vtt Multi-layer substrate structure and manufacturing method for the same
US20150179509A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Plasma Treatment of Low-K Surface to Improve Barrier Deposition

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030190424A1 (en) 2000-10-20 2003-10-09 Ofer Sneh Process for tungsten silicide atomic layer deposition
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
JP4550427B2 (ja) * 2002-03-22 2010-09-22 オイル・プロセス・システムズ，インコーポレイテッド 料理用油酸化防止剤組成物、調製方法および使用
US6951813B2 (en) * 2003-04-04 2005-10-04 Micron Technology, Inc. Methods of forming metal-containing layers including a metal bonded to halogens and trialkylaluminum
DE102010038739B4 (de) * 2010-07-30 2018-10-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit erhöhter Stabilität eines komplexen Materialstapels durch Vorsehen von fluorangereicherten Grenzflächen
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1812054A (zh) * 2004-12-01 2006-08-02 三星电子株式会社 双功函数金属栅极结构及其制造方法
CN1992275A (zh) * 2005-12-30 2007-07-04 国际商业机器公司 具有金属和多晶硅栅电极的高性能电路及其制造方法
US20130147021A1 (en) * 2010-06-22 2013-06-13 Teknologian Tutkimuskeskus Vtt Multi-layer substrate structure and manufacturing method for the same
US20150179509A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Plasma Treatment of Low-K Surface to Improve Barrier Deposition

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875179A (zh) * 2018-08-30 2020-03-10 台湾积体电路制造股份有限公司 金属层的形成和原位蚀刻工艺
CN112063991A (zh) * 2020-08-10 2020-12-11 西安交通大学 一种钛的氮化物薄膜及其制备方法

Also Published As

Publication number Publication date
DE102015113184A1 (de) 2017-02-16
US10297453B2 (en) 2019-05-21
KR20170015055A (ko) 2017-02-08
TW201705238A (zh) 2017-02-01
US20170032972A1 (en) 2017-02-02
US20180218912A1 (en) 2018-08-02
CN106409651B (zh) 2019-05-24
US9947540B2 (en) 2018-04-17
DE102015113184B4 (de) 2022-06-23
KR101745166B1 (ko) 2017-06-08
TWI563547B (en) 2016-12-21

Similar Documents

Publication Publication Date Title
US10297453B2 (en) Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US10269713B2 (en) Contact structure and method of forming
US10522640B2 (en) Metal gate scheme for device and methods of forming
CN105845556B (zh) 形成半导体结构的方法
CN108807270A (zh) Finfet器件及其形成方法
CN106206730A (zh) 包括FinFET的半导体器件及其制造方法
CN106098554B (zh) 栅极上的缓冲层及其形成方法
CN110010470A (zh) 半导体器件及其形成方法
US10755917B2 (en) Treatment for adhesion improvement
CN106558501A (zh) 元件的金属栅极方案及形成所述金属栅极方案的方法
US11901362B2 (en) Semiconductor device and method
US20230387328A1 (en) Semiconductor device and method
CN109585294A (zh) Finfet器件、半导体器件及其形成方法
CN114078846A (zh) 半导体器件的接触插塞结构及其形成方法
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
TWI832320B (zh) 形成具有接觸特徵之半導體裝置的方法
US11810948B2 (en) Semiconductor device and method
US20230378308A1 (en) Transistor Gate Structures and Methods of Forming the Same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant