TWI809140B - 製造半導體元件的方法 - Google Patents

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Abstract

一種製造半導體元件的方法，其包括：在下部結構的第一區域上形成第一犧牲芯體，且在所述下部結構的第二區域上形成第二犧牲芯體；在所述第一犧牲芯體的側壁上及所述第二犧牲芯體的側壁上形成間隙壁；形成覆蓋所述下部結構的所述第二區域上的所述第二犧牲芯體的保護圖案；自所述第一區域移除所述第一犧牲芯體；以及使用所述第一區域上的所述間隙壁以及所述第二區域上的所述第二犧牲芯體及所述間隙壁蝕刻所述下部結構。

Description

製造半導體元件的方法
本揭露是有關於一種製造半導體元件的方法。
[相關申請案的交叉參考]
於2018年11月9日在韓國智慧財產局提出且標題為「製造半導體元件的方法(Method of Manufacturing Semiconductor Devices)」的韓國專利申請案第10-2018-0137287號全文併入本案供參考。
隨著半導體元件變得高度整合，形成半導體元件的圖案的尺寸變得越來越小。由於用於形成此種圖案的微影設備(photolithography equipment)的光學解析度限制，在形成精細圖案方面存在限制。因此，已提出用於形成精細圖案的方法。
根據例示性實施例，一種製造半導體元件的方法，其包括：在下部結構的第一區域上形成第一犧牲芯體，且在所述下部 結構的第二區域上形成第二犧牲芯體；在所述第一犧牲芯體的側壁上及所述第二犧牲芯體的側壁上形成間隙壁；形成覆蓋所述下部結構的所述第二區域上的所述第二犧牲芯體的保護圖案；自所述第一區域移除所述第一犧牲芯體；以及使用所述第一區域上的所述間隙壁以及所述第二區域上的所述第二犧牲芯體及所述間隙壁蝕刻所述下部結構。
根據例示性實施例，一種製造半導體元件的方法包括：製備具有第一區域、第二區域及第三區域的下部結構；在所述第一區域上形成具有第一寬度的第一犧牲芯體，在所述第二區域上形成具有第二寬度的第二犧牲芯體，且在所述第三區域上形成具有較所述第一寬度及所述第二寬度大的第三寬度的第三犧牲芯體；在所述下部結構的所述第一區域上形成間隙壁，在所述下部結構的所述第二區域上形成包括所述第二犧牲芯體及所述間隙壁的第一遮罩結構，且在所述下部結構的所述第三區域上形成包括所述第三犧牲芯體及所述間隙壁的第二遮罩結構；以及使用所述間隙壁、所述第一遮罩結構及所述第二遮罩結構蝕刻所述下部結構。
根據例示性實施例，一種製造半導體元件的方法包括：在具有第一區域、第二區域及第三區域的下部結構上堆疊下部犧牲層及上部犧牲層；藉由蝕刻所述上部犧牲層來在所述第一區域上形成第一上部犧牲芯體以及在所述第二區域上形成第二上部犧牲芯體；在所述第一上部犧牲芯體的側壁上及所述第二上部犧牲 芯體的側壁上形成第一間隙壁；移除所述第一上部犧牲芯體及所述第二上部犧牲芯體；在所述第三區域上形成所具有的寬度較所述第一上部犧牲芯體的寬度寬的光阻圖案；藉由使用所述第一間隙壁及所述光阻圖案作為蝕刻遮罩來蝕刻所述下部犧牲層來在所述第一區域上形成第一下部犧牲芯體、在所述第二區域上形成第二下部犧牲芯體以及在所述第三區域上形成第三下部犧牲芯體；在第一下部犧牲芯體的側壁上、第二下部犧牲芯體的側壁上及第三下部犧牲芯體的側壁上形成第二間隙壁；形成覆蓋所述第二區域及所述第三區域的保護圖案；移除形成於所述第一區域上的所述第一下部犧牲芯體；以及使用所述第一區域上的所述第二間隙壁、所述第二區域上的所述第二下部犧牲芯體及所述第二間隙壁以及所述第三區域上的所述第三下部犧牲芯體及所述第二間隙壁來蝕刻所述下部結構。
101:基板
103:元件隔離層
111:閘極絕緣層
113:閘極導電層
115、116:硬遮罩層
121:犧牲層/下部犧牲層
125:抗反射層/下部抗反射層
141:犧牲層/上部犧牲層
145:抗反射層/上部抗反射層
150:間隙壁/第二間隙壁
155:第一間隙壁
180、184:光阻圖案
182、186、194:保護圖案
190:第一光阻圖案
192:第二光阻圖案
AT1、AT1’:第一主動區域
AT2、AT2’:第二主動區域
AT3、AT3’:第三主動區域
GE1:第一閘電極層
GE2:第二閘電極層
GE3:第三閘電極層
GS1:第一閘極結構
GS2:第二閘極結構
GS3:第三閘極結構
GT1:第一閘極圖案
GT2:第二閘極圖案
GT3:第三閘極圖案
I-I’:線
IN1:第一閘極絕緣層
IN2:第二閘極絕緣層
IN3:第三閘極絕緣層
P1、P11、Pa:第一節距
P1’、P4、Pd:第四節距
P2、P12、Pb:第二節距
P2’、P5、Pe:第五節距
Pa’、Pb’:節距
R1、R1’:第一區域
R2、R2’:第二區域
R3、R3’:第三區域
S1、S11:第一間隔
S1’、S4:第四間隔
S2、S12、Sb:第二間隔
S2’、S5、Se:第五間隔
Sa:間隔/第一間隔
Sa’、Sb’:間隔
SC1:第一犧牲芯體
SC1’:第一上部犧牲芯體
SC1”:第一下部犧牲芯體
SC2:第二犧牲芯體
SC2’:第二上部犧牲芯體
SC2”:第二下部犧牲芯體
SC3:第三犧牲芯體
SC3”:第三下部犧牲芯體
SC4:第四犧牲芯體
SC5:第五犧牲芯體
SC6:第六犧牲芯體
Sd:間隔/第四間隔
SM1、SM1’:第一遮罩結構
SM2、SM2’:第二遮罩結構
SM3、SM3’:第三遮罩結構
SM4:第四遮罩結構
SM5:第五遮罩結構
SM6:第六遮罩結構
W1、W11:第一寬度
W1’、W4:第四寬度
W2、W12、Wb:第二寬度
W2’、W5、We:第五寬度
W3、Wc:第三寬度
W3’、W6:第六寬度
W13:寬度/第三寬度
Wa:寬度/第一寬度
Wa’、Wb’、Wc’、Ws、Ws’:寬度
Wd:寬度/第四寬度
Wf:第六寬度
X、Y:方向
藉由參照所附圖式詳細闡述例示性實施例，對於熟習此項技術者而言，特徵將變得顯而易見，在所附圖式中：圖1及圖2分別示出藉由根據例示性實施例的方法製造的半導體元件的平面圖及剖視圖。
圖3至圖8示出根據例示性實施例的製造半導體元件的方法中的階段的剖視圖。
圖9至圖14示出根據例示性實施例的製造半導體元件的方法 中的階段的剖視圖。
圖15至圖23示出根據例示性實施例的製造半導體元件的方法中的階段的剖視圖。
在下文中，將參照所附圖式詳細闡述例示性實施例。
圖1及圖2是示出藉由根據例示性實施例的製造半導體元件的方法製造的半導體元件的平面圖及剖視圖。圖2是沿圖1所示線I-I’截取的剖視圖。
參照圖1及圖2，基板101可具有第一區域R1、第二區域R2及第三區域R3。第一區域R1可為其中形成具有鰭型場效電晶體(fin-type field effect transistor，finFET)結構的芯體電晶體(core transistor)的區域。第二區域R2可為其中形成具有FinFET結構的輸入/輸出(I/O)電晶體及/或具有FinFET結構的橫向擴散金屬氧化物半導體場效電晶體(laterally diffused MOSFET，LDMOS)電晶體(使用較芯體電晶體的電壓高的電壓)的區域。第三區域R3可為其中形成平面電晶體(planar transistor)的區域。
在基板101的第一區域R1上可形成在一個方向上延伸的第一主動區域AT1，在第二區域R2上可形成在一個方向上延伸的第二主動區域AT2，且在第三區域R3上可形成在一個方向上延伸的至少單一第三主動區域AT3。舉例而言，如圖1中所示，第一主動區域AT1、第二主動區域AT2及第三主動區域AT3可在同 一方向上延伸，例如沿Y方向延伸。在另一實例中，第一主動區域AT1、第二主動區域AT2及第三主動區域AT3可以與圖1中所示方式不同的方式在彼此不同的方向上延伸。
第一主動區域AT1可為第一主動鰭，而第二主動區域AT2可為第二主動鰭。第一主動區域AT1可以第一節距Pa進行配置，而第二主動區域AT2可以較第一節距Pa大的第二節距Pb進行配置。第二主動區域AT2的第二寬度Wb可大於第一主動區域AT1的第一寬度Wa，而第三主動區域AT3的第三寬度Wc可大於第二主動區域AT2的第二寬度Wb。第二主動區域AT2的第二寬度Wb可大於第一主動區域AT1的第一寬度Wa的兩倍。第二主動區域AT2的第二間隔Sb可等於第一主動區域AT1的第一間隔Sa，或者可大於第一主動區域AT1的第一間隔Sa。如圖1中所示，第一節距Pa等於單一第一主動區域AT1的第一寬度Wa與第一間隔Sa(即，兩個相鄰第一主動區域AT1之間的間隔)的和，且第二節距Pb等於單一第二主動區域AT2的第二寬度Wb與第二間隔Sb(即，兩個相鄰第二主動區域AT2之間的間隔)的和。
如圖2中所示，在第一主動區域至第三主動區域AT1、AT2及AT3中的相鄰主動區域之間可形成元件隔離層103。第一主動區域至第三主動區域AT1、AT2及AT3的上部部分可在元件隔離層103的上表面之上突出。元件隔離層103可覆蓋第一主動區域至第三主動區域AT1、AT2及AT3的下部部分的側表面。
基板101的第一區域R1上可形成第一閘極結構GS1， 第二區域R2上可形成第二閘極結構GS2，且第三區域R3上可形成第三閘極結構GS3。第一閘極結構GS1可在與第一主動區域AT1相交的方向上延伸，第二閘極結構GS2可在與第二主動區域AT2相交的方向上延伸，且第三閘極結構GS3可在與第三主動區域AT3相交的方向上延伸。舉例而言，第一閘極結構GS1、第二閘極結構GS2及第三閘極結構GS3可沿X方向延伸。
第一閘極結構GS1可以第四節距Pd進行配置，而第二閘極結構GS2可以較第四節距Pd大的第五節距Pe進行配置。第二閘極結構GS2的第五寬度We可大於第一閘極結構GS1的第四寬度Wd，而第三閘極結構GS3的第六寬度Wf可大於第二閘極結構GS2的第五寬度We。第二閘極結構GS2的第五寬度We可大於第一閘極結構GS1的第四寬度Wd的兩倍。第二閘極結構GS2的第五間隔Se可等於第一閘極結構GS1的第四間隔Sd，或者可大於第一閘極結構GS1的第四間隔Sd。在例示性實施例中，第一閘極結構GS1與第二閘極結構GS2可具有彼此相等的寬度及間隔。
源極/汲極區域可形成在例如第一閘極結構GS1、第二閘極結構GS2及第三閘極結構GS3中的每一者的兩側(例如，相對兩側)上。源極/漏極區域可利用選擇性磊晶生長(selective epitaxial growth，SEG)製程自第一主動區域AT1、第二主動區域AT2及第三主動區域AT3生長，或者可利用離子植入製程(ion implantation process)在第一主動區域AT1、第二主動區域AT2及第三主動區域AT3的上部區域中形成。
第一閘極結構GS1包括第一閘極絕緣層IN1及第一閘電極層GE1，第二閘極結構GS2包括第二閘極絕緣層IN2及第二閘電極層GE2，第三閘極結構GS3包括第三閘極絕緣層IN3及第三閘電極層GE3。
第二閘極絕緣層IN2的厚度可大於第一閘極絕緣層IN1的厚度。第三閘極絕緣層IN3的厚度可大於第一閘極絕緣層IN1的厚度。第一閘極絕緣層IN1、第二閘極絕緣層IN2及第三閘極絕緣層IN3中的每一者可包含例如氧化矽、氮氧化矽、高介電常數氧化物(high-k oxide)或其組合。高k氧化物可為例如氧化鋁(Al2O3)、氧化鉭(Ta2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鋯矽(ZrSixOy)、氧化鉿(HfO2)、氧化鉿矽(HfSixOy)、氧化鑭(La2O3)、氧化鑭鋁(LaAlxOy)、氧化鑭鉿(LaHfxOy)、氧化鉿鋁(HfAlxOy)及氧化鐠(Pr2O3)中的一者。
第一閘極電極層GE1、第二閘極電極層GE2及第三閘極電極層GE3中的每一者可包含例如金屬、金屬氮化物、經摻雜多晶矽或其組合。在例示性實施例中，第一閘電極層GE1、第二閘電極層GE2及第三閘電極層GE3可包含例如氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)、碳化鋁鈦(TiAlC)、氮化鎢(WCN)及鎢(W)中的至少一者。
根據例示性實施例，由於第二區域R2的第二主動區域AT2的寬度可相較於第一區域R1的第一主動區域AT1的寬度而言進一步增加，因此具有FinFET結構的I/O電晶體或具有FinFET 結構的橫向擴散MOSFET(LDMOS)電晶體(使用較芯體電晶體的電壓高的電壓)的熱載子抗擾度(hot carrier immunity，HCI)的可靠性可提高。
圖3至圖8是示出根據例示性實施例的製造半導體元件的方法中的階段的剖視圖。圖3至圖8中的剖視圖對應於圖2所示剖視圖。
參照圖3，可在基板101上依序地形成硬遮罩層115、犧牲層121及抗反射層125。
基板101可具有第一區域R1、第二區域R2及第三區域R3。第一區域R1可為其中形成具有finFET結構的芯體電晶體的區域。第二區域R2可為其中形成具有FinFET結構的I/O電晶體或具有FinFET結構的橫向擴散MOSFET(LDMOS)電晶體(使用較芯體電晶體的電壓高的電壓)的區域。第三區域R3可為其中形成平面電晶體的區域。
基板101可為例如矽晶圓等半導體基板。舉例而言，基板101可為絕緣體上矽(Silicon-On-Insulator，SOI)基板。
硬遮罩層115可由含矽材料(例如，氧化矽(SiOx)、氮氧化矽(SiON)、氮化矽(SixNy)或多晶矽)、含碳材料(例如，非晶碳層(amorphous carbon layer，ACL)或旋塗硬遮罩(spin-on hardmask，SOH))和金屬中的至少一者形成。舉例而言，硬遮罩層115可包括多個層。
犧牲層121可包含例如多晶矽、非晶碳層(ACL)或旋 塗硬遮罩(SOH)中的至少一者。犧牲層121可位於硬遮罩層115與抗反射層(antireflection layer)125之間。
抗反射層125可為用於在微影製程期間防止光反射的至少一個層。抗反射層125可由例如氧氮化矽膜(SiON)形成。
可利用例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、旋塗(spin coating)等來形成硬遮罩層115、犧牲層121及抗反射層125。視材料而定，可另外執行烘烤製程(bake process)或固化製程(curing process)。
接著，可在抗反射層125上形成光阻。可利用微影製程在抗反射層125上形成例如呈彼此間隔開的線形式的光阻圖案180。
光阻圖案180的第一圖案可在具有第一寬度W1的同時形成於第一區域R1上以在其間具有第一間隔S1。光阻圖案180的第一圖案可以第一節距P1形成於第一區域R1上。第一節距P1可被定義為第一寬度W1與第一間隔S1的和。
光阻圖案180的第二圖案可在具有第二寬度W2的同時以其間具有第二間隔S2的方式形成於第二區域R2上。光阻圖案180的第二圖案可以第二節距P2形成於第二區域R2上。第二節距P2可被定義為第二寬度W2與第二間隔S2的和。第二寬度W2可不同於第一寬度W1。第二間隔S2可不同於第一間隔S1。
光阻圖案180的第三圖案可在具有第三寬度W3的同時 形成於第三區域R3上。可考量欲最終形成的第一主動區域(AT1，參見圖8)之間的間隔Sa來確定第一寬度W1。欲最終形成的第一主動區域AT1之間的間隔Sa可窄於可商業購得的微影設備的解析度限值。
參照圖4，可使用光阻圖案180作為蝕刻遮罩來各向異性地蝕刻抗反射層125及犧牲層121。因此，可在第一區域R1上形成第一犧牲芯體SC1，可在第二區域R2上形成第二犧牲芯體SC2，且可在第三區域R3上形成第三犧牲芯體SC3。第一犧牲芯體SC1可以其間具有第一寬度W1及第一間隔S1(即，第一節距P1)的方式形成於第一區域R1上。第二犧牲芯體SC2可以其間具有第二寬度W2及第二間隔S2(即，第二節距P2)的方式形成於第二區域R2上。第三犧牲芯體SC3可在第三區域R3上具有第三寬度W3。第三犧牲芯體SC3的第三寬度W3可大於第二犧牲芯體SC2的第二寬度W2及第一犧牲芯體SC1的第一寬度W1中的每一者。
參照圖5，可在第一犧牲芯體SC1的側壁上、第二犧牲芯體SC2的側壁上及第三犧牲芯體SC3的側壁上形成間隙壁150。因此，可在第一區域R1上形成第一遮罩結構SM1，可在第二區域R2上形成第二遮罩結構SM2且可在第三區域R3上形成第三遮罩結構SM3。第一遮罩結構SM1、第二遮罩結構SM2及第三遮罩結構SM3中的每一者可包括犧牲層121、抗反射層125及一對間隙壁150。
詳言之，可形成共形地覆蓋第一犧牲芯體SC1、第二犧牲芯體SC2及第三犧牲芯體SC3的間隙壁材料層。接著，可執行回蝕製程(etchback process)以在第一犧牲芯體SC1中的每一者的相對側壁上、第二犧牲芯體SC2中的每一者的相對側壁上及第三犧牲芯體SC3的相對側壁上形成間隙壁150。
可考量欲最終形成的第一主動區域(AT1，參見圖8)的寬度Wa來確定間隙壁材料層的厚度，即間隙壁150的厚度。欲最終形成的第一主動區域AT1的寬度Wa可窄於可商業購得的微影設備的解析度限值。
間隙壁材料層可由相對於犧牲層121的材料而言具有蝕刻選擇性的材料形成。舉例而言，當犧牲層121由多晶矽、非晶碳層(ACL)和旋塗硬遮罩(SOH)中的一者形成時，間隙壁材料層可由氧化矽或氮化矽形成。可利用原子層沉積(ALD)來形成間隙壁材料層。
參照圖6，可提供覆蓋第二區域R2及第三區域R3的保護圖案182。保護圖案182可由例如光阻材料形成。保護圖案182覆蓋第二區域R2的第二遮罩結構SM2及第三區域R3的第三遮罩結構SM3，使得第一遮罩結構SM1可在第一區域R1上暴露出。
接下來，可自暴露出的第一區域R1移除第一犧牲芯體SC1，進而使得間隙壁150可保留於第一區域R1的硬遮罩層115上。間隙壁150可配置於第一區域R1上，以彼此間隔開與第一犧牲芯體SC1的第一寬度W1相等的距離。
參照圖7，可移除保護圖案182。接著，可使用第一區域R1上的間隙壁150、第二區域R2上的第二遮罩結構SM2及第三區域R3上的第三遮罩結構SM3作為蝕刻遮罩來各向異性地蝕刻硬遮罩層115。在硬遮罩層115可被各向異性蝕刻的同時，間隙壁150、第二遮罩結構SM2及第三遮罩結構SM3的部分或全部可被消耗。
參照圖8，可使用圖案化硬遮罩層115作為蝕刻遮罩來各向異性地蝕刻基板101，以在基板101的第一區域R1上形成第一主動區域AT1，在第二區域R2上形成第二主動區域AT2且在第三區域R3上形成第三主動區域AT3。第一主動區域AT1可為第一主動鰭，而第二主動區域AT2可為第二主動鰭。第二主動區域AT2的第二寬度Wb可大於第一主動區域AT1的第一寬度Wa，而第三主動區域AT3的第三寬度Wc可大於第二主動區域AT2的第二寬度Wb。第二主動區域AT2的第二寬度Wb可大於第一主動區域AT1的第一寬度Wa的兩倍。第二主動區域AT2的第二間隔Sb可等於第一主動區域AT1的第一間隔Sa，或者可大於第一主動區域AT1的第一間隔Sa。
在例示性實施例中，當第一犧牲芯體SC1的第一寬度W1可等於第二犧牲芯體SC2的第二寬度W2且間隙壁150的寬度Ws可等於第一犧牲芯體SC1的第一寬度W1時，第二主動區域AT2的第二寬度Wb可等於第一主動區域AT1的第一寬度Wa的三倍。換言之，參照圖7至圖8，第二主動區域AT2中的每一者的 第二寬度Wb(圖8)可等於第二犧牲芯體SC2的第二寬度W2與第二犧牲芯體SC2的側壁上的兩個間隙壁150的兩個寬度Ws的和(圖7)。
在對基板101的各向異性蝕刻完成之後，硬遮罩層115的部分可保留於第一主動區域至第三主動區域AT1、AT2及AT3上。可將元件隔離層103形成為使得第一主動區域至第三主動區域AT1、AT2及AT3的上部部分能夠突出。詳言之，可以元件隔離層103填充第一主動區域至第三主動區域AT1、AT2及AT3中相鄰的主動區域之間的間隔。可移除保留於第一主動區域至第三主動區域AT1、AT2及AT3上的硬遮罩層115，且接著可將元件隔離層103的部分蝕刻至預定深度，以使得第一主動區域至第三主動區域AT1、AT2及AT3的上部部分能夠突出。
根據例示性實施例，具有不同寬度的第一主動區域至第三主動區域AT1、AT2及AT3可同時形成於第一區域至第三區域R1、R2及R3中，且第二主動區域AT2的寬度可在其中形成具有FinFET結構的I/O電晶體或具有FinFET結構的橫向擴散MOSFET(LDMOS)電晶體(使用較芯體電晶體的電壓高的電壓)的第二區域R2中增加。因此，I/O電晶體或橫向擴散MOSFET(LDMOS)電晶體的熱載子抗擾度(HCI)的可靠性可提高。
圖9至圖14是示出根據例示性實施例的製造半導體元件的方法中的階段的剖視圖。圖9至圖14中的剖視圖對應於圖2所示剖視圖。
參照圖9，可在基板101上依序地形成閘極絕緣層111、閘極導電層113、硬遮罩層116、犧牲層121及抗反射層125。接著，可在犧牲層121上形成光阻，隨後利用微影製程形成呈線形式的光阻圖案184。
光阻圖案184的第一圖案可在具有第四寬度W4的同時以其間具有第四間隔S4的方式形成於第一區域R1上。光阻圖案184的第一圖案可以第四節距P4形成於第一區域R1上。光阻圖案184的第二圖案可在具有第五寬度W5的同時以其間具有第五間隔S5的方式形成於第二區域R2上。光阻圖案184的第二圖案可以第五節距P5形成於第二區域R2上。第五寬度W5可不同於第四寬度W4。第五間隔S5可不同於第四間隔S4。光阻圖案184的第三圖案可在具有第六寬度W6的同時形成於第三區域R3上。可考量欲最終形成的第一閘極圖案(GT1，參見圖14)之間的間隔Sd來確定第四寬度W4。欲最終形成的第一閘極圖案GT1之間的間隔Sd可窄於可商業購得的微影設備的解析度限值。
參照圖10，可使用光阻圖案184作為蝕刻遮罩來各向異性地蝕刻抗反射層125及犧牲層121，以在第一區域R1上形成第四犧牲芯體SC4，在第二區域R2上形成第五犧牲芯體SC5且在第三區域R3上形成第六犧牲芯體SC6。第四犧牲芯體SC4可以第四寬度W4及第四間隔S4(即，第四節距P4)形成於第一區域R1上。第五犧牲芯體SC5可以第五寬度W5及第五間隔S5(即，第五節距P5)形成於第二區域R2上。第六犧牲芯體SC6可在第三 區域R3上具有第六寬度W6。第六犧牲芯體SC6的第六寬度W6可大於第四犧牲芯體SC4的第四寬度W4及第五犧牲芯體SC5的第五寬度W5。
參照圖11，可在第四犧牲芯體SC4的側壁上、第五犧牲芯體SC5的側壁上及第六犧牲芯體SC6的側壁上形成間隙壁150。因此，可在第一區域R1上形成第四遮罩結構SM4，可在第二區域R2上形成第五遮罩結構SM5且可在第三區域R3上形成第六遮罩結構SM6。第四遮罩結構SM4、第五遮罩結構SM5及第六遮罩結構SM6中的每一者可包括犧牲層121、抗反射層125及一對間隙壁150。
詳言之，可形成共形地覆蓋第四犧牲芯體SC4、第五犧牲芯體SC5及第六犧牲芯體SC6的間隙壁材料層。接著，可執行回蝕製程以在第四犧牲芯體SC4的側壁上、第五犧牲芯體SC5的側壁上及第六犧牲芯體SC6的側壁上形成間隙壁150。
可考量欲最終形成的第一閘極圖案(GT1，參見圖14)的寬度Wd來確定間隙壁材料層的厚度，即間隙壁150的厚度。欲最終形成的第一閘極圖案GT1之間的寬度Wd可窄於可商業購得的微影設備的解析度限值。
參照圖12，可提供覆蓋第二區域R2及第三區域R3的保護圖案186。保護圖案186可由例如光阻材料形成。保護圖案186覆蓋第二區域R2的第五遮罩結構SM5及第三區域R3的第六遮罩結構SM6，且暴露出第四遮罩結構SM4。
藉由移除第四犧牲芯體SC4，可提供保留於第一區域R1的硬遮罩層116上的間隙壁150。間隙壁150可以與第四犧牲芯體SC4的第四寬度W4相等的間隔進行配置。
參照圖13，可使用第一區域R1上的間隙壁150、第二區域R2上的第五遮罩結構SM5及第三區域R3上的第六遮罩結構SM6作為蝕刻遮罩來各向異性地蝕刻硬遮罩層116。在硬遮罩層116可被各向異性蝕刻的同時，間隙壁150、第五遮罩結構SM5及第六遮罩結構SM6的部分或全部可被消耗。
參照圖14，可使用圖案化硬遮罩層116作為蝕刻遮罩來各向異性地蝕刻閘極導電層113及閘極絕緣層111，以在基板101的第一區域R1上形成第一閘極圖案GT1，在第二區域R2上形成第二閘極圖案GT2且在第三區域R3上形成第三閘極圖案GT3。第二閘極圖案GT2的第五寬度We可大於第一閘極圖案GT1的第四寬度Wd，而第三閘極圖案GT3的第六寬度Wf可大於第二閘極圖案GT2的第五寬度We。第二閘極圖案GT2的第五寬度We可大於第一閘極圖案GT1的第四寬度Wd的兩倍。第二閘極圖案GT2的第五間隔Se可等於第一閘極圖案GT1的第四間隔Sd，或者可大於第一閘極圖案GT1的第四間隔Sd。
根據例示性實施例，具有不同寬度的第一閘極圖案至第三閘極圖案GT1、GT2及GT3可同時形成於第一區域至第三區域R1、R2及R3中。藉由執行閘極置換製程(gate replacement process)，第一閘極圖案至第三閘極圖案GT1、GT2及GT3可被 以圖1及圖2所示第一閘極結構至第三閘極結構GS1、GS2及GS3取代。
圖15至圖23是示出根據例示性實施例的製造半導體元件的方法中的階段的剖視圖。圖15至圖23中的剖視圖對應於圖2所示剖視圖。
參照圖15，可在基板101上依序地形成硬遮罩層115、犧牲層121、抗反射層125、上部犧牲層141及上部抗反射層145。
基板101可為例如矽晶圓等半導體基板。舉例而言，基板101可為絕緣體上矽(SOI)基板。
硬遮罩層115可由含矽材料(例如，氧化矽(SiOx)、氮氧化矽(SiON)、氮化矽(SixNy)或多晶矽)、含碳材料(例如，非晶碳層(ACL)或旋塗硬遮罩(SOH))和金屬中的至少一者形成。舉例而言，硬遮罩層115可包括多個層。
犧牲層121及上部犧牲層141可各自包含例如多晶矽、非晶碳層(ACL)及旋塗硬遮罩(SOH)中的至少一者。
抗反射層125及上部抗反射層145可為用於在微影製程期間防止光反射的層。抗反射層125及上部抗反射層145可由例如氮氧化矽膜(SiON)形成。
可利用例如原子層沉積(ALD)、化學氣相沉積(CVD)、旋塗等來形成硬遮罩層115、犧牲層121及141以及抗反射層125及145。視材料而定，可另外執行烘烤製程或固化製程。接著，可在上部犧牲層141上形成光阻，且接著可利用微影製程形成呈線 形式的第一光阻圖案190。
基板101可具有第一區域R1’、第二區域R2’及第三區域R3’。第一區域R1’可為其中形成芯體電晶體的區域，第二區域R2’可為其中形成使用較芯體電晶體的電壓高的電壓的I/O電晶體或橫向擴散MOSFET(LDMOS)電晶體的區域，且第三區域R3’可為其中形成平面電晶體的區域。
第一光阻圖案190的第一圖案可在具有第一寬度W11的同時以第一間隔S11形成於第一區域R1’上。第一光阻圖案190的第一圖案可以第一節距P11形成於第一區域R1’上。第一節距P11可被定義為第一寬度W11與第一間隔S11的和。第一光阻圖案190的第二圖案可在具有第二寬度W12的同時以第二間隔S12形成於第二區域R2’上。第一光阻圖案190的第二圖案可以第二節距P12形成於第二區域R2’上。第二節距P12可被定義為第二寬度W12與第二間隔S12的和。第二寬度W12可不同於第一寬度W11。第二間隔S12可不同於第一間隔S11。
參照圖16，可使用第一光阻圖案190作為蝕刻遮罩來各向異性地蝕刻上部抗反射層145及上部犧牲層141，以在第一區域R1’上形成第一上部犧牲芯體SC1’且在第二區域R2’上形成第二上部犧牲芯體SC2’。第一上部犧牲芯體SC1’可以第一寬度W11及第一間隔S11(即，第一節距P11)形成於第一區域R1’上。第二上部犧牲芯體SC2’可以第二寬度W12及第二間隔S12(即，第二節距P12)形成於第二區域R2’上。
參照圖17，可在第一上部犧牲芯體SC1’的側壁上及第二上部犧牲芯體SC2’的側壁上提供第一間隙壁155。詳言之，可形成共形地覆蓋第一上部犧牲芯體SC1’及第二上部犧牲芯體SC2’的第一間隙壁材料層，且接著執行回蝕製程以在第一上部犧牲芯體SC1’的側壁上及第二上部犧牲芯體SC2’的側壁上形成第一間隙壁155。
可考量欲最終形成的第一主動區域(AT1’，參見圖23)之間的間隔Sa’來確定第一間隙壁材料層的厚度。欲最終形成的第一主動區域AT1’之間的間隔Sa’可窄於可商業購得的微影設備的解析度限值。
第一間隙壁材料層可由相對於上部犧牲層141的材料而言具有蝕刻選擇性的材料形成。舉例而言，當上部犧牲層141可由例如多晶矽、非晶碳層(ACL)和旋塗硬遮罩(SOH)中的一者形成時，第一間隙壁材料層可由例如氧化矽或氮化矽形成。可利用原子層沉積(ALD)來形成第一間隙壁材料層。
參照圖18，可相對於第一間隙壁155選擇性地移除第一上部犧牲芯體SC1’及第二上部犧牲芯體SC2’，可提供獨立地保留於犧牲層121上的第一間隙壁155。此外，可在第三區域R3’上形成具有較第一上部犧牲芯體SC1’的第一寬度W11寬的第三寬度W13的第二光阻圖案192。第二光阻圖案192的第三寬度W13可為最終決定第三主動區域AT3’的寬度Wc’的組件。就此而言，可調整第二光阻圖案192的寬度W13，藉此自由地調整第三主動區 域AT3’的寬度Wc’。
參照圖19，可在第一區域R1’上形成第一下部犧牲芯體SC1”，可在第二區域R2’上形成第二下部犧牲芯體SC2”且可在第三區域R3’上形成第三下部犧牲芯體SC3”。可使用第一間隙壁155及第二光阻圖案192作為蝕刻遮罩來蝕刻抗反射層125及犧牲層121。因此，可在硬遮罩層115上形成第一下部犧牲芯體SC1”、第二下部犧牲芯體SC2”及第三下部犧牲芯體SC3”。第一下部犧牲芯體SC1”及第二下部犧牲芯體SC2”可形成於與第一間隙壁155的位置對應的位置中，且第三下部犧牲芯體SC3”可形成於與第二光阻圖案192的位置對應的位置中。
第一下部犧牲芯體SC1”可在具有第四寬度W1’的同時以第四間隔S1’形成於第一區域R1’上。第一下部犧牲芯體SC1”可以第四節距P1’形成。第二下部犧牲芯體SC2”可在具有第五寬度W2’的同時以第五間隔S2’形成於第二區域R2’上。第二下部犧牲芯體SC2”可以第五節距P2’形成。第三下部犧牲芯體SC3”可具有較第四寬度W1’及第五寬度W2’大的第六寬度W3’。
參照圖20，可在第一下部犧牲芯體SC1”的側壁上、第二下部犧牲芯體SC2”的側壁上及第三下部犧牲芯體SC3”的側壁上形成第二間隙壁150。因此，可在第一區域R1’上形成第一遮罩結構SM1’，可在第二區域R2’上形成第二遮罩結構SM2’且可在第三區域R3’上形成第三遮罩結構SM3’。第一遮罩結構SM1’、第二遮罩結構SM2’及第三遮罩結構SM3’中的每一者可包括下部犧牲 層121、下部抗反射層125及一對第二間隙壁150。
詳言之，可形成共形地覆蓋第一下部犧牲芯體SC1”、第二下部犧牲芯體SC2”及第三下部犧牲芯體SC3”的第二間隙壁材料層，且接著可執行回蝕製程以在第一下部犧牲芯體SC1”的側壁上、第二下部犧牲芯體SC2”的側壁上及第三下部犧牲芯體SC3”的側壁上形成第二間隙壁150。
可考量欲最終形成的第一主動區域(AT1’，參見圖23)的寬度Wa’來確定第二間隙壁材料層的厚度，即第二間隙壁150的寬度Ws’。欲最終形成的第一主動區域AT1’的寬度Wa’可小於可商業購得的微影設備的解析度限值。
第二間隙壁材料層可由相對於下部犧牲層121的材料而言具有蝕刻選擇性的材料形成。舉例而言，當下部犧牲層121可由多晶矽、非晶碳層(ACL)和旋塗硬遮罩(SOH)中的一者形成時，第二間隙壁材料層可由氧化矽或氮化矽形成。可利用原子層沉積(ALD)來形成第二間隙壁材料層。
參照圖21，可提供覆蓋第二區域R2’及第三區域R3’的保護圖案194。保護圖案194可由例如光阻材料形成。保護圖案194覆蓋第二區域R2’的第二遮罩結構SM2’及第三區域R3’的第三遮罩結構SM3’，且暴露出第一遮罩結構SM1’。
藉由移除第一下部犧牲芯體SC1”，可提供保留於第一區域R1’的硬遮罩層115上的第二間隙壁150。第二間隙壁150可以與第一下部犧牲芯體SC1”的第四寬度W1’相等的間隔進行配 置。
參照圖22，可使用第一區域R1’上的第二間隙壁150、第二區域R2’上的第二遮罩結構SM2’及第三區域R3’上的第三遮罩結構SM3’作為蝕刻遮罩來各向異性地蝕刻硬遮罩層115。在硬遮罩層115可被各向異性蝕刻的同時，第二間隙壁150、第二遮罩結構SM2’及第三遮罩結構SM3’的部分或全部可被消耗。
參照圖23，可使用圖案化硬遮罩層115作為蝕刻遮罩來各向異性地蝕刻基板101，以在基板101的第一區域R1’上形成第一主動區域AT1’，在第二區域R2’上形成第二主動區域AT2’且在第三區域R3’上形成第三主動區域AT3’。在對基板101的各向異性蝕刻完成之後，硬遮罩層115的部分可保留於第一主動區域至第三主動區域AT1’、AT2’及AT3’上。如圖23所示，節距Pa’等於單一第一主動區域AT1’的寬度Wa’與間隔Sa’的和，且節距Pb’等於單一第二主動區域AT2’的寬度Wb’與間隔Sb’的和。
可將元件隔離層103形成為使得第一主動區域至第三主動區域AT1’、AT2’及AT3’的上部部分能夠突出。詳言之，可以元件隔離層103填充第一主動區域至第三主動區域AT1’、AT2’及AT3’之間的間隔。可移除保留於第一主動區域至第三主動區域AT1’、AT2’及AT3’上的硬遮罩層115，且接著可將元件隔離層103的部分蝕刻至預定深度，以使得第一主動區域至第三主動區域AT1’、AT2’及AT3’的上部部分能夠突出。
綜上所述，例示性實施例提供一種能夠形成寬度彼此不 同的精細圖案的製造半導體元件的方法。即，根據例示性實施例，可在不移除芯軸(mandrel)的條件下製造包括具有不同寬度的精細圖案(例如，主動區域及閘極圖案)(例如，其中可形成I/O電晶體或橫向擴散MOSFET(LDMOS)的區域的主動鰭可寬於其中可形成芯體電晶體的區域的主動鰭)的半導體元件。換言之，在使用相同的芯軸的同時(即，使用形成於芯軸的側上的間隙壁作為用於較寬圖案的遮罩)，可同時形成具有不同寬度的精細圖案。因此，單一芯軸及位於其側壁中的兩個間隙壁可用作用於乾法蝕刻製程(dry etch process)的蝕刻遮罩，藉此改善製造製程並提供具有極佳可靠性的半導體元件。
本文中已揭露例示性實施例，且儘管採用特定用語，然而所述用語可僅以一般說明性意義來使用且可僅以一般說明性意義來解釋，而非用於限制。在一些情形中，如將對於此項技術中具有通常知識者而言顯而易見，自提出本申請案時起，除非另有具體指示，否則結合特定實施例闡述的特徵、特性及/或組件可單獨使用或與結合其他實施例闡述的特徵、特性及/或組件組合使用。因此，熟習此項技術者將理解，在不背離如以下申請專利範圍中闡述的本發明的精神及範圍的情況下，可作出各種形式及細節上的改變。
101:基板
115:硬遮罩層
150:間隙壁/第二間隙壁
182:保護圖案
P2:第二節距
R1:第一區域
R2:第二區域
R3:第三區域
S2:第二間隔
SM2:第二遮罩結構
SM3:第三遮罩結構
W1:第一寬度
W2:第二寬度
W3:第三寬度
Ws:寬度

Claims (19)

  1. 一種製造半導體元件的方法，所述方法包括：在下部結構的第一區域上形成第一犧牲芯體，且在所述下部結構的第二區域上形成第二犧牲芯體；在所述第一犧牲芯體的側壁上及所述第二犧牲芯體的側壁上形成間隙壁；形成覆蓋所述下部結構的所述第二區域上的所述第二犧牲芯體的保護圖案；自所述第一區域移除所述第一犧牲芯體；以及使用所述第一區域上的所述間隙壁以及所述第二區域上的所述第二犧牲芯體及所述間隙壁蝕刻所述下部結構，其中所述第一犧牲芯體的寬度等於所述第二犧牲芯體的寬度。
  2. 如申請專利範圍第1項所述的製造半導體元件的方法，其中：所述下部結構包括半導體基板，且蝕刻所述下部結構包括：在所述第一區域中形成具有第一寬度的第一主動區域；以及在所述第二區域中形成具有第二寬度的第二主動區域，使所述第二寬度大於所述第一寬度。
  3. 如申請專利範圍第2項所述的製造半導體元件的方 法，其中所述第二寬度大於所述第一寬度的兩倍。
  4. 如申請專利範圍第1項所述的製造半導體元件的方法，其中：所述下部結構包括閘極導電層，且蝕刻所述下部結構包括：在所述第一區域中形成具有第三寬度的第一閘極圖案；以及在所述第二區域中形成具有較所述第三寬度大的第四寬度的第二閘極圖案。
  5. 如申請專利範圍第4項所述的製造半導體元件的方法，其中所述第四寬度大於所述第三寬度的兩倍。
  6. 如申請專利範圍第1項所述的製造半導體元件的方法，其中所述間隙壁的寬度等於所述第一犧牲芯體的所述寬度。
  7. 如申請專利範圍第1項所述的製造半導體元件的方法，其中形成所述第一犧牲芯體及所述第二犧牲芯體包括在所述下部結構的第三區域上形成第三犧牲芯體，使所述第三犧牲芯體具有較所述第二犧牲芯體的所述寬度及所述第一犧牲芯體的所述寬度中的每一者寬的寬度。
  8. 如申請專利範圍第7項所述的製造半導體元件的方法，其中在所述第一犧牲芯體的側壁上及所述第二犧牲芯體的側壁上形成所述間隙壁包括在所述第三犧牲芯體的側壁上形成所述間隙壁。
  9. 如申請專利範圍第8項所述的製造半導體元件的方法，其中形成覆蓋所述下部結構的所述第二區域上的所述第二犧牲芯體的所述保護圖案包括形成覆蓋所述第三區域上的所述第三犧牲芯體的所述保護圖案。
  10. 如申請專利範圍第9項所述的製造半導體元件的方法，其中蝕刻所述下部結構包括使用所述第一區域上的所述間隙壁、所述第二區域上的所述第二犧牲芯體及所述間隙壁以及所述第三區域上的所述第三犧牲芯體及所述間隙壁來蝕刻所述下部結構。
  11. 如申請專利範圍第10項所述的製造半導體元件的方法，其中：所述下部結構包括半導體基板，且蝕刻所述下部結構包括：在所述第一區域中形成具有第一寬度的第一主動區域；在所述第二區域中形成具有較所述第一寬度大的第二寬度的第二主動區域；以及在所述第三區域中形成具有較所述第二寬度大的第三寬度的第三主動區域。
  12. 如申請專利範圍第10項所述的製造半導體元件的方法，其中：所述下部結構包括閘極導電層，且蝕刻所述下部結構包括： 在所述第一區域中形成具有第四寬度的第一閘極圖案；在所述第二區域中形成具有較所述第四寬度大的第五寬度的第二閘極圖案；以及在所述第三區域中形成具有較所述第五寬度大的第六寬度的第三閘極圖案。
  13. 一種製造半導體元件的方法，所述方法包括：製備具有第一區域、第二區域及第三區域的下部結構；在所述第一區域上形成具有第一寬度的第一犧牲芯體，在所述第二區域上形成具有第二寬度的第二犧牲芯體，且在所述第三區域上形成具有較所述第一寬度及所述第二寬度大的第三寬度的第三犧牲芯體；在所述下部結構的所述第一區域上形成間隙壁，在所述下部結構的所述第二區域上形成包括所述第二犧牲芯體及所述間隙壁的第一遮罩結構，且在所述下部結構的所述第三區域上形成包括所述第三犧牲芯體及所述間隙壁的第二遮罩結構；以及使用所述間隙壁、所述第一遮罩結構及所述第二遮罩結構蝕刻所述下部結構，其中所述第一寬度等於所述第二寬度，且所述間隙壁的寬度等於所述第一寬度。
  14. 如申請專利範圍第13項所述的製造半導體元件的方法，其中形成所述間隙壁、所述第一遮罩結構及所述第二遮罩結構包括： 在所述第一犧牲芯體的側壁上、所述第二犧牲芯體的側壁上及所述第三犧牲芯體的側壁上形成所述間隙壁；形成覆蓋所述第二區域上的所述第二犧牲芯體及所述第三區域上的所述第三犧牲芯體的保護圖案；自所述第一區域移除所述第一犧牲芯體；以及移除所述保護圖案。
  15. 如申請專利範圍第13項所述的製造半導體元件的方法，其中：所述下部結構包括半導體基板，且蝕刻所述下部結構包括：形成具有與所述第一寬度相等的間隔的多個第一主動區域，且所述第一主動區域具有與所述間隙壁的寬度相等的寬度；形成具有與所述第二寬度相等的間隔的多個第二主動區域，且所述第二主動區域具有較所述第一主動區域的所述寬度大的寬度；以及形成第三主動區域，所述第三主動區域具有較所述第二主動區域的所述寬度大的寬度。
  16. 如申請專利範圍第13項所述的製造半導體元件的方法，其中：所述下部結構包括半導體基板，且蝕刻所述下部結構包括： 在所述第一區域中形成具有所述第一寬度的第一主動區域；在所述第二區域中形成具有與所述第一寬度的三倍相等的寬度的第二主動區域；以及在所述第三區域中形成具有較所述第二主動區域的所述寬度大的寬度的第三主動區域。
  17. 一種製造半導體元件的方法，所述方法包括：在具有第一區域、第二區域及第三區域的下部結構上堆疊下部犧牲層及上部犧牲層；藉由蝕刻所述上部犧牲層來在所述第一區域上形成第一上部犧牲芯體以及在所述第二區域上形成第二上部犧牲芯體；在所述第一上部犧牲芯體的側壁上及所述第二上部犧牲芯體的側壁上形成第一間隙壁；移除所述第一上部犧牲芯體及所述第二上部犧牲芯體；在所述第三區域上形成所具有的寬度較所述第一上部犧牲芯體的寬度寬的光阻圖案；藉由使用所述第一間隙壁及所述光阻圖案作為蝕刻遮罩來蝕刻所述下部犧牲層來在所述第一區域上形成第一下部犧牲芯體、在所述第二區域上形成第二下部犧牲芯體以及在所述第三區域上形成第三下部犧牲芯體；在所述第一下部犧牲芯體的側壁上、所述第二下部犧牲芯體的側壁上及所述第三下部犧牲芯體的側壁上形成第二間隙壁； 形成覆蓋所述第二區域及所述第三區域的保護圖案；移除形成於所述第一區域上的所述第一下部犧牲芯體；以及使用所述第一區域上的所述第二間隙壁、所述第二區域上的所述第二下部犧牲芯體及所述第二間隙壁以及所述第三區域上的所述第三下部犧牲芯體及所述第二間隙壁來蝕刻所述下部結構，其中所述第一下部犧牲芯體與所述第二下部犧牲芯體具有相同的寬度。
  18. 如申請專利範圍第17項所述的製造半導體元件的方法，其中：所述下部結構包括半導體基板，且蝕刻所述下部結構包括：在所述第一區域中形成具有第一寬度的第一主動區域；在所述第二區域中形成具有較所述第一寬度大的第二寬度的第二主動區域；以及在所述第三區域中形成具有較所述第二寬度大的第三寬度的第三主動區域。
  19. 如申請專利範圍第18項所述的製造半導體元件的方法，其中所述第二寬度大於所述第一寬度的兩倍。
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