CN111146148A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。所述方法包括：在衬底上顺序地堆叠下部牺牲层和上部牺牲层；图案化所述上部牺牲层以形成第一上部牺牲图案和第二上部牺牲图案；分别在所述第一上部牺牲图案的侧壁和所述第二上部牺牲图案的侧壁上形成第一上部间隔物和第二上部间隔物；使用所述第一上部间隔物和所述第二上部间隔物作为蚀刻掩模来图案化所述下部牺牲层，以形成多个下部牺牲图案；在所述多个下部牺牲图案的侧壁上形成多个下部间隔物；以及使用所述多个下部间隔物作为蚀刻掩模来图案化所述衬底。所述第一上部间隔物和所述第二上部间隔物彼此连接。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年11月2日在韩国知识产权局提交的韩国专利申请No.10-2018-0133668的优先权，通过引用将该申请的全部内容结合于此。
技术领域
本发明构思涉及一种半导体器件及其制造方法，更具体地，涉及一种降低了制造成本和时间的半导体器件及其制造方法。
背景技术
随着电子工业的飞速发展，对半导体器件的高集成度的要求越来越高。例如，对半导体器件的高可靠性、高速度和/或多功能性的要求越来越高。为了满足这些要求的特性，半导体器件已逐渐变得更复杂和更集成。
发明内容
本发明构思的一些示例实施例提供了减少制造成本和时间的半导体器件及其制造方法。
根据示例实施例，本公开涉及一种制造半导体器件的方法，所述方法包括：在衬底上顺序地堆叠下部牺牲层和上部牺牲层；图案化所述上部牺牲层以形成第一上部牺牲图案和第二上部牺牲图案；分别在所述第一上部牺牲图案的侧壁和所述第二上部牺牲图案的侧壁上形成第一上部间隔物和第二上部间隔物；使用所述第一上部间隔物和所述第二上部间隔物作为蚀刻掩模来图案化所述下部牺牲层，以形成多个下部牺牲图案；在所述多个下部牺牲图案的侧壁上形成多个下部间隔物；以及使用所述多个下部间隔物作为蚀刻掩模来图案化所述衬底，其中，所述第一上部间隔物和所述第二上部间隔物彼此连接。
根据示例实施例，本公开涉及一种制造半导体器件的方法，所述方法包括：在衬底的第一区域和第二区域上分别形成第一上部牺牲图案和第二上部牺牲图案；以及执行四重图案化技术工艺，以在所述衬底的上部形成多个有源图案，在所述四重图案化技术工艺中所述第一上部牺牲图案和所述第二上部牺牲图案用作芯模，其中，不在所述第一区域与所述第二区域之间的第三区域上形成所述有源图案。
根据示例实施例，本公开涉及一种半导体器件，包括：衬底；第一有源图案、第二有源图案和第三有源图案，所述第一有源图案、所述第二有源图案和所述第三有源图案沿第一方向顺序地设置在所述衬底的上部并且沿第二方向平行地纵向延伸，所述第一方向平行于所述衬底的顶表面，所述第二方向平行于所述衬底的所述顶表面并且与所述第一方向相交；成对的第一内部无源图案，所述成对的第一内部无源图案在所述第二方向上彼此间隔开，所述第二有源图案和所述第三有源图案位于其间；以及成对的第一外部无源图案，所述成对的第一外部无源图案在所述第二方向上彼此间隔开，所述第一有源图案、所述第二有源图案、所述第三有源图案和所述成对的第一内部无源图案位于其间。
附图说明
图1A例示了根据本发明构思的一些示例实施例的半导体器件的俯视图。
图1B例示了沿图1A中的线A-A'截取的截面图。
图1C例示了沿图1A中的线B-B'截取的截面图。
图1D例示了沿图1A中的线C-C'截取的截面图。
图2A、图3A、图4A、图5A、图6A、图7A和图8A例示了示出制造图1A、图1B、图1C和图1D中所示的半导体器件的方法的俯视图。
图2B、图3B、图4B、图5B、图6B、图7B和图8B例示了分别沿图2A、图3A、图4A、图5A、图6A、图7A和图8A中的线A-A'截取的截面图。
图9A例示了根据本发明构思的一些示例实施例的半导体器件的俯视图。
图9B例示了沿图9A中的线A-A'截取的截面图。
图9C例示了沿图9A中的线B-B'截取的截面图。
图10A、图11A、图12A、图13A、图14A、图15A和图16A例示了制造图9A、图9B和图9C中所示的半导体器件的方法的俯视图。
图10B、图11B、图12B、图13B、图14B、图15B和图16B例示了分别沿图10A、图11A、图12A、图13A、图14A、图15A和图16A中的线A-A'截取的截面图。
具体实施方式
图1A例示了根据本发明构思的一些示例实施例的半导体器件的俯视图。图1B例示了沿图1A中的线A-A'截取的截面图。图1C例示了沿图1A中的线B-B'截取的截面图。图1D例示了沿图1A中的线C-C'截取的截面图。
参照图1A、图1B、图1C和图1D，可以提供衬底100。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底或绝缘体上硅(SOI)衬底。
衬底100上可以设置有多个存储单元以存储数据。例如，衬底100上可以设置有包括在多个SRAM单元中的存储单元晶体管。
可以在衬底100上设置器件隔离层ST。器件隔离层ST可以在衬底100的上部上限定有源结构AS1至AS4、外部无源图案OIA1至OIA4以及内部无源图案IIA1至IIA4。
有源结构AS1至AS4的顶部、外部无源图案OIA1至OIA4的顶部以及内部无源图案IIA1至IIA4的顶部可以竖直突出高于器件隔离层ST。例如，有源结构AS1至AS4、外部无源图案OIA1至OIA4以及内部无源图案IIA1至IIA4均可以在垂直于衬底100的顶表面的第三方向D3上突出到相同高度，并且该相同高度可以高于器件隔离层ST在第三方向D3上的高度。有源结构AS1至AS4的上部、外部无源图案OIA1至OIA4的上部以及内部无源图案IIA1至IIA4的上部均可以具有从器件隔离层ST竖直突出的鳍形。器件隔离层ST可以包括电介质材料(例如，氧化硅层)。
有源结构AS1至AS4可以包括第一至第四有源结构AS1至AS4。第一至第四有源结构AS1至AS4均可以包括第一至第四有源图案AP1至AP4。第一至第四有源图案AP1至AP4均可以具有在与衬底100的顶表面平行的第二方向D2上纵向延伸的线形或条形。被描述为在特定方向上“纵向”延伸的项、层或者项或层的一部分具有在该特定方向上的长度和在与该特定方向垂直的方向上的宽度，其中长度大于宽度。第一至第四有源图案AP1至AP4可以在第一方向D1上彼此间隔开，第一方向D1与衬底100的顶表面平行并且与第二方向D2相交。
可以在第二有源结构AS2的第一有源图案AP1与第二有源图案AP2之间设置第一节距P1。可以在第二有源结构AS2的第二有源图案AP2与第三有源图案AP3之间设置第二节距P2。可以在第二有源结构AS2的第三有源图案AP3与第四有源图案AP4之间设置第三节距P3。可以在第二有源结构AS2的第四有源图案AP4与第三有源结构AS3的第一有源图案AP1之间设置第四节距P4。在一些实施例中，第一有源结构AS1的第一至第四有源图案AP1至AP4之间的节距、第三有源结构AS3的第一至第四有源图案AP1至AP4之间的节距和第四有源结构AS4的第一至第四有源图案AP1至AP4之间的节距可以与第二有源结构AS2的第一至第四有源图案AP1至AP4的对应节距相同。
第一节距P1可以大于第二节距P2。第三节距P3可以大于第二节距P2。第四节距P4可以大于第二节距P2。
外部无源图案OIA1至OIA4可以设置在有源结构AS1至AS4的相对侧上，内部无源图案IIA1至IIA4也可以设置在有源结构AS1至AS4的相对侧上。例如，成对的每个外部无源图案OIA1至OIA4和每个内部无源图案IIA1至IIA4可以设置在有源结构AS1至AS4的相对侧上，使得它们彼此镜像。当在俯视图中观察时，外部无源图案OIA1至OIA4和内部无源图案IIA1至IIA4可以是弯曲的。外部无源图案OIA1至OIA4可以包括第一外部无源图案OIA1至第四外部无源图案OIA4。内部无源图案IIA1至IIA4可以包括第一内部无源图案IIA1至第四内部无源图案IIA4。
成对的内部无源图案IIA1至IIA4可以在第二方向D2上彼此间隔开，有源图案AP1至AP4位于成对的内部无源图案IIA1至IIA4之间。例如，一对第二内部无源图案IIA2可以在第二方向D2上彼此间隔开，第二有源结构AS2的第三有源图案AP3和第四有源图案AP4位于这对第二内部无源图案IIA2之间。作为另一示例，一对第三内部无源图案IIA3可以在第二方向D2上彼此间隔开，第三有源结构AS3的第一有源图案AP1和第二有源图案AP2位于这对第三内部无源图案IIA3之间。
一对第一外部无源图案OIA1可以在第二方向D2上彼此间隔开，第一内部无源图案IIA1、第一有源结构AS1的第四有源图案AP4和第二有源结构AS2的第一有源图案AP1位于这对第一外部无源图案OIA1之间。一对第二外部无源图案OIA2可以在第二方向D2上彼此间隔开，第二内部无源图案IIA2和第二有源结构AS2的第二至第四有源图案AP2至AP4位于这对第二外部无源图案OIA2之间。一对第三外部无源图案OIA3可以在第二方向D2上彼此间隔开，第三内部无源图案IIA3和第三有源结构AS3的第一至第三有源图案AP1至AP3位于这对第三外部无源图案OIA3之间。一对第四外部无源图案OIA4可以跨过第四内部无源图案IIA4、第三有源结构AS3的第四有源图案AP4和第四有源结构AS4的第一有源图案AP1而在第二方向D2上彼此间隔开。
如上所述，有源图案AP1至AP4中的三个有源图案可以设置在成对的外部无源图案OIA1至OIA4之间，其中，成对的外部无源图案OIA1至OIA4在第二方向D2上彼此面对。
可以将第一长度L1设置为第二内部无源图案IIA2的第一段与第二外部无源图案OIA2之间的最小长度，其中第一段与第二有源结构AS2的第三有源图案AP3相邻。可以将第二长度L2设置为第二内部无源图案IIA2的第二段与第二外部无源图案OIA2之间的最小长度，其中第二段与第二有源结构AS2的第四有源图案AP4相邻。第一长度L1和第二长度L2可以基本相同。在一些实施例中，给定的内部无源图案IIA1至IIA4的外表面与相应外部无源图案OIA1至OIA4的内表面之间的长度(或距离)可以是均匀的。
第一外部无源图案OIA1和第二外部无源图案OIA2可以在第一方向D1上彼此间隔开。第三外部无源图案OIA3和第四外部无源图案OIA4可以在第一方向D1上彼此间隔开。第二外部无源图案OIA2和第三外部无源图案OIA3可以彼此连接。例如，第二外部无源图案OIA2和第三外部无源图案OIA3可以组合成一个整体(例如，单片结构)。
第二外部无源图案OIA2可以具有与第二外部无源图案OIA2在第一方向D1上的最大长度对应的第三长度L3。第三长度L3可以大于第二节距P2与第三节距P3之和。第三长度L3可以小于第二节距P2、第三节距P3以及第四节距P4之和。
可以在第一有源图案AP1和第四有源图案AP4上均设置第一源极/漏极图案SD1。可以在第二有源图案AP2和第三有源图案AP3上均设置第二源极/漏极图案SD2。第一源极/漏极图案SD1可以是n型杂质区。第二源极/漏极图案SD2可以是p型杂质区。
第一源极/漏极图案SD1可以在第一有源图案AP1和第四有源图案AP4中的每一个的上部上限定沟道CH，并且第二源极/漏极图案SD2可以在第二有源图案AP2和第三有源图案AP3中的每一个的上部上限定沟道CH。每个沟道CH可以插入在相邻的第一源极/漏极图案SD1之间或相邻的第二源极/漏极图案SD2之间。例如，每个沟道CH可以将相邻的第一源极/漏极图案SD1彼此连接，或者可以将相邻的第二源极/漏极图案SD2彼此连接。
每个第一源极/漏极图案SD1可以是从沟道CH和用作晶种层的第一有源图案AP1形成的外延图案，或者是从沟道CH和用作晶种层的第四有源图案AP4形成的外延图案。例如，第一源极/漏极图案SD1可以是晶格常数小于衬底100的半导体元件的晶格常数的半导体元件。再例如，第一源极/漏极图案SD1可以是与衬底100的半导体元件相同的半导体元件(例如，硅)。
每个第二源极/漏极图案SD2可以是从沟道CH和用作晶种层的第二有源图案AP2形成的外延图案，或者是从沟道CH和用作晶种层的第三有源图案AP3形成的外延图案。第二源极/漏极图案SD2可以包括向其间的沟道CH提供压应变的材料。例如，第二源极/漏极图案SD2可以是晶格常数大于衬底100的半导体元件的晶格常数的半导体元件(例如，硅-锗)。
衬底100上可以设置有横跨沟道CH延伸并且在第一方向D1上纵向延伸的栅电极GE。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以与沟道CH竖直交叠。栅电极GE可以包括例如导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或更多种。
可以在衬底100上提供电介质图案IL。电介质图案IL可以插入在栅电极GE之间。电介质图案IL可以将栅电极GE彼此分隔开，从而电隔离每个栅电极GE。
一对栅极间隔物GS可以设置在每个栅电极GE的相对侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上纵向延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与将在下面讨论的第一层间电介质层110的顶表面共面。例如，栅极间隔物GS可以包括SiO2、SiCN、SiCON和SiN中的一种或更多种。又例如，栅极间隔物GS可以包括由SiO2、SiCN、SiCON和SiN中的两种以上组成的多层。
可以在相应的栅电极GE与相应的沟道CH之间插入栅极电介质图案GI。栅极电介质图案GI也可以插入在栅电极GE与沿栅电极GE延伸的栅极间隔物GS之间。栅极电介质图案GI可以包括高k电介质材料。例如，高k电介质材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
可以在每个栅电极GE上设置栅极覆盖图案GP。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上纵向延伸。例如，栅极覆盖图案GP可以沿着栅电极GE的顶表面并且在相邻的栅极间隔物GS之间延伸。栅极覆盖图案GP可以包括相对于第一层间电介质层110和第二层间电介质层120(将在下面讨论)具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
第一层间电介质层110可以设置在衬底100的整个表面上。第一层间电介质层110可以覆盖器件隔离层ST、栅电极GE以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110的顶表面可以与栅极覆盖图案GP的顶表面基本上共面。可以在第一层间电介质层110上设置第二层间电介质层120。第一层间电介质层110和第二层间电介质层120可以包括例如氧化硅层或氧氮化硅层。
可以设置穿透第一层间电介质层110和第二层间电介质层120并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接的有源接触AC。有源接触AC的顶表面可以与第二层间电介质层120的顶表面共面。有源接触AC可以包括金属材料(例如，钛、钽、钨、铜或铝)。
可以在栅电极GE上设置栅极接触GC。每个栅极接触GC可以穿透第二层间电介质层120和栅极覆盖图案GP，并且可以与栅电极GE连接。栅极接触GC的顶表面可以与第二层间电介质层120的顶表面共面。栅极接触GC的底表面可以高于有源接触AC的底表面。
栅极接触GC可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或更多种。栅极接触GC可以包括与有源接触AC的材料相同的材料。栅极接触GC及与其连接的有源接触AC可以形成单个导电结构。
图2A、图3A、图4A、图5A、图6A、图7A和图8A例示了制造图1A、图1B、图1C和图1D中所示的半导体器件的方法的俯视图。图2B、图3B、图4B、图5B、图6B、图7B和图8B例示了分别沿图2A、图3A、图4A、图5A、图6A、图7A和图8A中的线A-A'截取的截面图。
参照图2A和图2B，衬底100上可以顺序地设置有第一掩模层210、第二掩模层220、第三掩模层230、第四掩模层250、下部牺牲层260、第五掩模层270和上部牺牲层(未示出)。
第一至第五掩模层210、220、230、250和270、下部牺牲层260和上部牺牲层均可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)、原硅酸四乙酯(TEOS)、多晶硅、无定形碳层(ACL)和旋涂硬掩模(SOH)层中的一种或更多种。例如，第一掩模层210可以包括氧化硅(SiO2)，第二掩模层220可以包括氮化硅(Si3N4)，第三掩模层230可以包括氧化硅(SiO2)，第四掩模层250可以包括多晶硅，第五掩模层270可以包括多晶硅，下部牺牲层260可以包括无定形碳层(ACL)，上部牺牲层可以包括无定形碳层(ACL)。
第一至第五掩模层210、220、230、250和270、下部牺牲层260和上部牺牲层均可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或旋涂工艺形成；可以根据第一至第五掩模层210、220、230、250和270、下部牺牲层260和上部牺牲层的材料另外执行烘干或固化工艺。
可以图案化上部牺牲层以形成上部牺牲图案281至284。上部牺牲图案281至284可以通过光刻工艺形成。上部牺牲图案281至284可以包括第一至第四上部牺牲图案281至284。虽然例示了四个上部牺牲图案281至284，但是上部牺牲图案的数目可以不限于四个。
第一至第四上部牺牲图案281至284可以沿第一方向D1布置。例如，第一至第四上部牺牲图案281至284可以沿第一方向D1对齐。第一至第四上部牺牲图案281至284可以沿第一方向D1彼此间隔开。可以将第一上部牺牲图案281与第二上部牺牲图案282之间的在第一方向D1上的最小长度设置为第四长度L4。可以将第二上部牺牲图案282与第三上部牺牲图案283之间的在第一方向D1上的最小长度设置为第五长度L5。可以将第三上部牺牲图案283与第四上部牺牲图案284之间的在第一方向D1上的最小长度设置为第六长度L6。第四长度L4和第六长度L6可以基本相同。第五长度L5可以小于第四长度L4和第六长度L6中的每一个。
参照图3A和图3B，可以在第一至第四上部牺牲图案281至284的侧壁上分别形成第一至第四上部间隔物USP1至USP4。第一至第四上部间隔物USP1至USP4的形成可以包括：在衬底100的整个表面上共形地形成上部间隔物层并执行回蚀工艺。上部间隔物层可以包括相对于第一至第四上部牺牲图案281至284具有蚀刻选择性的材料。例如，上部间隔物层可以包括氧化硅或氮化硅。上部间隔物层可以通过原子层沉积(ALD)工艺共形地形成。
第一上部间隔物USP1可以形成在第一上部牺牲图案281的侧壁上，第二上部间隔物USP2可以形成在第二上部牺牲图案282的侧壁上，第三上部间隔物USP3可以形成第三上部牺牲图案283的侧壁上，第四上部间隔物USP4可以形成在第四上部牺牲图案284的侧壁上。
第一上部间隔物USP1和第二上部间隔物USP2可以在第一方向D1上彼此间隔开。第三上部间隔物USP3和第四上部间隔物USP4可以在第一方向D1上彼此间隔开。第二上部间隔物USP2和第三上部间隔物USP3可以在第二上部牺牲图案282与第三上部牺牲图案283之间彼此连接。例如，第二上部间隔物USP2和第三上部间隔物USP3可以组合成一个整体。
第一至第四上部间隔物USP1至USP4可以具有相同的最大宽度。第一至第四上部间隔物USP1至USP4均可以具有对应于其最大宽度的第一宽度W1。第一至第四上部间隔物USP1至USP4的宽度可以分别与第一至第四上部间隔物USP1至USP4的内表面与外表面之间的距离对应。第一宽度W1的两倍可以小于第四长度L4和第六长度L6中的每一个。第一宽度W1的两倍可以大于或基本上等于第五长度L5。例如，第一宽度W1的两倍可以大于或基本上等于第二上部牺牲图案282与第三上部牺牲图案283之间的在第一方向D1上的最小长度。
参照图4A和图4B，可以去除第一至第四上部牺牲图案281至284。因为第一至第四上部牺牲图案281至284相对于第一至第四上部间隔物USP1至USP4具有蚀刻选择性，所以可以在特定的蚀刻条件下选择性地去除第一至第四上部牺牲图案281至284。
第一至第四上部间隔物USP1至USP4可以用作蚀刻掩模以图案化第五掩模层270。可以图案化第五掩模层270以形成第五掩模图案271。
参照图5A和图5B，第一至第四上部间隔物USP1至USP4和第五掩模图案271可以用作蚀刻掩模以图案化下部牺牲层260。下部牺牲层260可以被图案化以形成第一至第四下部牺牲图案261至264。
第一至第四下部牺牲图案261至264可以分别与第一至第四上部间隔物USP1至USP4垂直交叠。例如，第一至第四下部牺牲图案261至264可以分别具有与第一至第四上部间隔物USP1至USP4的平面形状基本相同的平面形状。
第一至第四下部牺牲图案261至264均可以包括内部侧壁ISW和外部侧壁OSW。
参照图6A和图6B，可以在第一至第四下部牺牲图案261至264的内部侧壁ISW上形成内下部间隔物ILSP，并且可以在第一至第四下部牺牲图案261至264的外部侧壁OSW上形成外下部间隔物OLSP。内下部间隔物ILSP和外下部间隔物OLSP的形成可以包括：在衬底100的整个表面上共形地形成下部间隔物层并执行回蚀工艺。下部间隔物层可以包括相对于第一至第四下牺牲图案261至264具有蚀刻选择性的材料。例如，下部间隔物层可以包括氧化硅或氮化硅。可以通过原子层沉积(ALD)工艺共形地形成下部间隔物层。
外下部间隔物OLSP可以包括第一至第四外下部间隔物OLSP1至OLSP4。第一外下部间隔物OLSP1可以形成在第一下部牺牲图案261的外部侧壁OSW上，第二外下部间隔物OLSP2可以形成在第二下部牺牲图案262的外部侧壁OSW上，第三外下部间隔物OLSP3可以形成在第三下部牺牲图案263的外部侧壁OSW上，第四外下部间隔物OLSP4可以形成在第四下部牺牲图案264的外部侧壁OSW上。
第一外下部间隔物OLSP1和第二外下部间隔物OLSP2可以在第一方向D1上彼此间隔开。第三外下部间隔物OLSP3和第四外下部间隔物OLSP4可以在第一方向D1上彼此间隔开。第二外下部间隔物OLSP2和第三外下部间隔物OLSP3可以彼此连接。例如，第二外下部间隔物OLSP2和第三外下部间隔物OLSP3可以组合成一个整体(例如，单片结构)。
参照图7A和图7B，可以去除第一至第四下部牺牲图案261至264。因为第一至第四下部牺牲图案261至264相对于外下部间隔物OLSP和内下部间隔物ILSP具有蚀刻选择性，所以可以在特定的蚀刻条件下选择性地去除第一至第四下部牺牲图案261至264。
外下部间隔物OLSP和内下部间隔物ILSP可以用作蚀刻掩模以图案化第四掩模层250。第四掩模层250可以被图案化以形成第四掩模图案251。
可以执行侧切(side cut)工艺以图案化外下部间隔物OLSP、内下部间隔物ILSP和第四掩模图案251。侧切工艺可以包括执行光刻工艺以图案化外下部间隔物OLSP和内下部间隔物ILSP以及使用图案化后的外下部间隔物OLSP和内下部间隔物ILSP作为蚀刻掩模来图案化第四掩模图案251。
侧切工艺可以形成外下部间隔物OLSP的第一段SP1和第二段SP2和内下部间隔物ILSP的第一段SP1和第二段SP2。当在俯视图中观察时，第二段SP2可以是弯曲部分。第一段SP1可以是均具有沿第二方向D2纵向延伸的线形或条形的部分。第一段SP1和第二段SP2可以在第二方向D2上彼此间隔开。成对的第二段SP2可以设置在第一段SP1的相对侧上。
通过侧切工艺图案化的第四掩模图案251可以与外下部间隔物OLSP的第一段SP1和第二段SP2以及内下部间隔物ILSP的第一段SP1和第二段SP2垂直交叠。例如，通过侧切工艺图案化的第四掩模图案251的平面形状可以与外下部间隔物OLSP的第一段SP1和第二段SP2以及内下部间隔物ILSP的第一段SP1和第二段SP2的平面形状基本相同。
参照图8A和图8B，第四掩模图案251、外下部间隔物OLSP的第一段SP1和第二段SP2以及内下部间隔物ILSP的第一段SP1和第二段SP2可以用作蚀刻掩模以图案化第一掩模层210、第二掩模层220和第三掩模层230以及衬底100的一部分。可以图案化第三掩模层230以形成第三掩模图案(未示出)，可以图案化第二掩模层220以形成第二掩模图案(未示出)，并且可以图案化第一掩模层210以形成第一掩模图案(未示出)。可以部分地图案化衬底100，以在其上部形成有源结构AS1至AS4、外部无源图案OIA1至OIA4以及内部无源图案IIA1至IIA4。
根据本发明构思的一些示例实施例，可以通过四重图案化技术(QPT)工艺形成多个有源图案AP1至AP4，在QPT工艺中第二上部牺牲图案282和第三上部牺牲图案283用作芯模(mandrel)，芯模可以理解成用于限定要通过QPT工艺形成的图案的临界尺寸和节距的参考图案。QPT工艺可以包括如上所述的上部间隔物的形成和下部间隔物的形成。例如，当第二上部牺牲图案282形成在衬底100的第一区域RG1上时，并且当第三上部牺牲图案283形成在衬底100的第二区域RG2上时，有源图案AP1至AP4中的两个有源图案最终可以形成在第一区域RG1和第二区域RG2中的每一个区域上。在第一区域RG1与第二区域RG2之间的第三区域RG3上不形成有源图案。
在图案化工艺之后，可以对剩余的外下部间隔物OLSP和内下部间隔物ILSP、第四掩模图案251以及第一至第三掩模图案(未示出)执行去除工艺。
可以形成器件隔离层ST，以允许有源结构AS1至AS4、外部无源图案OIA1至OIA4以及内部无源图案IIA1至IIA4从器件隔离层ST垂直突出。器件隔离层ST的形成可以包括：在衬底100的整个表面上形成电介质层，执行平坦化工艺以暴露第二掩模图案的顶表面，去除第一掩模图案和第二掩模图案，以及去除电介质层的上部，从而使有源结构AS1至AS4、外部无源图案OIA1至OIA4以及内部无源图案IIA1至IIA4垂直突出。平坦化工艺可包括化学机械抛光(CMP)工艺。电介质层可以包括电介质材料(例如，氧化硅层)。
返回参照图1A、图1B、图1C和图1D，可以在衬底100上形成跨越有源结构AS1至AS4的栅电极GE，然后可以形成栅极覆盖图案GP和栅极间隔物GS。
第一源极/漏极图案SD1可以形成在第一有源图案AP1和第四有源图案AP4上，第二源极/漏极图案SD2可以形成在第二有源图案AP2和第三有源图案AP3上。
可以执行选择性外延生长工艺以形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。选择性外延生长工艺可以包括例如化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。在选择性外延生长工艺期间同时地或者在选择性外延生长工艺之后，可以用n型杂质来掺杂第一源极/漏极图案SD1，可以用p型杂质来掺杂第二源极/漏极图案SD2。
可以在衬底100的整个表面上形成第一层间电介质层110和第二层间电介质层120。
可以形成穿透第一层间电介质层110和第二层间电介质120并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接的有源接触AC。可以形成穿透第二层间电介质层120和栅极覆盖图案GP并且与栅电极GE连接的栅极接触GC。有源接触AC和栅极接触GC的形成可以包括：形成用来限定形成有源接触AC和栅极接触GC的区域的孔，以及形成填充孔的导电层。
在根据本发明构思的制造半导体器件的方法中，可以省略有源图案的去除工艺以减少制造成本和时间。
图9A例示了根据本发明构思的一些示例实施例的半导体器件的俯视图。图9B例示了沿图9A中的线A-A'截取的截面图。图9C例示了沿图9A中的线B-B'截取的截面图。
为了描述的简洁，为与参照图1A、图1B、图1C和图1D所讨论的组件相同的组件分配了相同的附图标记，并省略重复的说明。
参照图9A、图9B和图9C，可以在衬底100上设置器件隔离层ST。器件隔离层ST可以将有源结构AS1至AS3、外部无源图案OIA1至OIA5以及内部无源图案IIA1至IIA5限定在衬底100的上部。
有源结构AS1至AS3可以包括第一至第三有源结构AS1至AS3。第一至第三有源结构AS1至AS3均可以包括第一至第三有源图案AP1至AP3。
可以在第一有源结构AS1的第一有源图案AP1与第二有源图案AP2之间设置第一节距P1。可以在第一有源结构AS1的第二有源图案AP2与第三有源图案AP3之间设置第二节距P2。第一节距P1和第二节距P2可以基本相同。
外部无源图案OIA1至OIA5可以设置在有源结构AS1至AS3的相对侧上，内部无源图案IIA1至IIA5也可以设置在有源结构AS1至AS3的相对侧上。外部无源图案OIA1至OIA5可以包括第一至第五外部无源图案OIA1至OIA5。内部无源图案IIA1至IIA5可以包括第一至第五内部无源图案IIA1至IIA5。
成对的内部无源图案IIA1至IIA5可以在第二方向D2上彼此间隔开，并且有源图案AP1至AP3位于成对的内部无源图案IIA1至IIA5之间。例如，一对第二内部无源图案IIA2可以在第二方向D2上彼此间隔开，第一有源结构AS1的第二有源图案AP2和第三有源图案AP3位于这对第二内部无源图案IIA2之间。
成对的外部无源图案OIA1至OIA5可以在第二方向D2上彼此间隔开，并且有源图案AP1至AP3和内部无源图案IIA1至IIA5位于成对的外部无源图案OIA1至OIA5之间。例如，一对第二外部无源图案OIA2可以在第二方向D2上彼此间隔开，第二内部无源图案IIA2以及第一有源结构AS1的第二有源图案AP2和第三有源图案AP3位于这对第二外部无源图案OIA2之间。
如上所述，有源图案AP1至AP3中的两个有源图案可以设置在成对的外部无源图案OIA1至OIA5之间，每对外部无源图案OIA1至OIA5中的各个外部无源图案在第二方向D2上彼此相对。
第一至第五外部无源图案OIA1至OIA5可以彼此连接。例如，第一至第五外部无源图案OIA1至OIA5可以组合成一个整体(例如，单片结构)。
第二外部无源图案OIA2可以具有与其在第一方向D1上的最大长度相对应的第一长度L1。第一长度L1可以与第一节距P1和第二节距P2之和基本相同。
可以在每个第一有源图案AP1上设置第一源极/漏极图案SD1。可以在第二有源图案AP2和第三有源图案AP3中的每一个上设置第二源极/漏极图案SD2。第一源极/漏极图案SD1可以是n型杂质区。第二源极/漏极图案SD2可以是p型杂质区。
第一源极/漏极图案SD1可以在每个第一有源图案AP1的上部上限定沟道CH，第二源极/漏极图案SD2可以在第二有源图案AP2和第三有源图案AP4中的每一个的上部上限定沟道CH。
图10A、图11A、图12A、图13A、图14A、图15A和图16A例示了制造图9A、图9B和图9C中所示的半导体器件的方法的俯视图。图10B、图11B、图12B、图13B、图14B、图15B和图16B例示了分别沿图10A、图11A、图12A、图13A、图14A、图15A和图16A中的线A-A'截取的截面图。
为了描述的简洁，为与参照图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A和图8B所讨论的组件相同的组件分配了相同的附图标记，并省略重复的说明。
参照图10A和图10B，衬底100上可以顺序地设置有第一掩模层210、第二掩模层220、第三掩模层230、第四掩模层250、下部牺牲层260、第五掩模层270和上部牺牲层(未示出)。
可以图案化上部牺牲层以形成上部牺牲图案281至285。上部牺牲图案281至285可以包括第一至第五上部牺牲图案281至285。虽然例示了五个上部牺牲图案281至285，但是上部牺牲图案的数目可以不限于五个。
第一至第五上部牺牲图案281至285可以沿第一方向D1布置。第一至第五上部牺牲图案281至285可以沿第一方向D1彼此间隔开。可以将第二长度L2设置为第一上部牺牲图案281与第二上部牺牲图案282之间的在第一方向D1上的最小长度。可以将第三长度L3设置为第二上部牺牲图案282与第三上部牺牲图案283之间的在第一方向D1上的最小长度。可以将第四长度L4设置为第三上部牺牲图案283与第四上部牺牲图案284之间的在第一方向D1上的最小长度。第二长度L2到第四长度L4可以基本相同。
参照图11A和图11B，在第一至第五上部牺牲图案281至285的侧壁上可以分别形成第一至第五上部间隔物USP1至USP5。
第一至第五上部间隔物USP1至USP5可以彼此连接。例如，第一至第五上部间隔物USP1至USP5可以组合成一个整体(例如，单片结构)。
第一至第五上部间隔物USP1至USP5均可以具有与其最大宽度对应的第一宽度W1。第一至第五上部间隔物USP1至USP5的宽度分别可以与第一至第五上部间隔物USP1至USP5的内表面与外表面之间的距离对应。第一宽度W1的两倍可以大于或基本上等于第二长度L2至第四长度L4中的每个长度。例如，第一宽度W1的两倍可以大于或基本上等于第一上部牺牲图案281与第二上部牺牲图案282之间的在第一方向D1上的最小长度、第二上部牺牲图案282与第三上部牺牲图案283之间的在第一方向D1上的最小长度或者第三上部牺牲图案283与第四上部牺牲图案284之间的在第一方向D1上的最小长度。
参照图12A和图12B，可以去除第一至第五上部牺牲图案281至285。
第一至第五上部间隔物USP1至USP5可以用作蚀刻掩模以图案化第五掩模层270。第五掩模层270可以被图案化以形成第五掩模图案271。
参照图13A和图13B，第一至第五上部间隔物USP1至USP5和第五掩模图案271可以用作蚀刻掩模以图案化下部牺牲层260。下部牺牲层260可以被图案化以形成第一至第五下部牺牲图案261至265。
第一至第五下部牺牲图案261至265可以分别与第一至第五上部间隔物USP1至USP5垂直交叠。例如，第一至第五下部牺牲图案261至265可以分别具有与第一至第五上部间隔物USP1至USP5的平面形状基本相同的平面形状。
第一至第五下部牺牲图案261至265均可以包括内部侧壁ISW和外部侧壁OSW。
参照图14A和图14B，可以在第一至第五下部牺牲图案261至265的内部侧壁ISW上形成内下部间隔物ILSP，可以在第一至第五下部牺牲图案261至265的外部侧壁OSW上形成外下部间隔物OLSP。
外下部间隔物OLSP可以彼此连接。例如，外下部间隔物OLSP可以组合成一个整体(例如，单片结构)。
参照图15A和图15B，可以去除第一至第五下部牺牲图案261至265。
外下部间隔物OLSP和内下部间隔物ILSP可以用作蚀刻掩模以图案化第四掩模层250。第四掩模层250可以被图案化以形成第四掩模图案251。
可以执行侧切工艺以图案化内下部间隔物ILSP和第四掩模图案251。侧切工艺可以不对外下部间隔物OLSP进行图案化。例如，侧切工艺可以对外部下部间隔物OLSP没有影响。
侧切工艺可以形成内下部间隔物ILSP的第一段SP1和第二段SP2。
通过侧切工艺图案化的第四掩模图案251可以与内下部间隔物ILSP的第一段SP1和第二段SP2垂直交叠。
参照图16A和图16B，外下部间隔物OLSP、内下部间隔物ILSP的第一段SP1和第二段SP2以及第四掩模图案251可以用作蚀刻掩模以图案化第一掩模层210、第二掩模层220和第三掩模层230以及衬底100的一部分。可以图案化第三掩模层230以形成第三掩模图案(未示出)，可以图案化第二掩模层220以形成第二掩模图案(未示出)，可以图案化第一掩模层210以形成第一掩模图案(未示出)。可以部分地图案化衬底100以在其上部形成有源结构AS1至AS3、外部无源图案OIA1至OIA5以及内部无源图案IIA1至IIA5。
根据本发明构思的一些示例实施例，可以通过四重图案化技术(QPT)工艺形成多个有源图案AP1至AP3，在QPT工艺中第二上部牺牲图案282和第三上部牺牲图案283用作芯模。如上所述，QPT工艺可以包括如上所讨论的上部间隔物的形成和下部间隔物的形成。例如，当第二上部牺牲图案282形成在衬底100的第一区域RG1上时，并且当第三上部牺牲图案283形成在衬底100的第二区域RG2上时，有源图案AP1至AP3中的两个有源图案可以最终形成在第一区域RG1和第二区域RG2中的每一个区域上。在第一区域RG1与第二区域RG2之间的第三区域RG3上不形成有源图案。在图案化工艺之后，可以对剩余的外下部间隔物OLSP和内下部间隔物ILSP、第四掩模图案251以及第一至第三掩模图案执行去除工艺。
可以形成器件隔离层ST，以允许有源结构AS1至AS3、外部无源图案OIA1至OIA5以及内部无源图案IIA1至IIA5从器件隔离层ST垂直突出。
返回参照图9A、图9B和图9C，可以在衬底100上形成跨越有源结构AS1至AS3的栅电极GE，然后可以形成栅极覆盖图案GP和栅极间隔物GS。
可以在第一有源图案AP1上形成第一源极/漏极图案SD1，可以在第二有源图案AP2和第三有源图AP3上形成第二源极/漏极图案SD2。
可以在衬底100的整个表面上形成第一层间电介质层110和第二层间电介质层120。可以形成穿透第一层间电介质层110和第二层间电介质层120并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接的有源接触AC。可以形成穿透第二层间电介质层120和栅极覆盖图案GP并且与栅电极GE连接的栅极接触GC。
在根据本发明构思的制造半导体器件的方法中，可以省略有源图案的去除工艺以减少制造成本和时间。
尽管已经参考附图讨论了本发明构思的示例性实施例，但是应当理解，在不脱离本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此应当理解，上述一些示例实施例仅是说明性的，而不在各个方面进行限制。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上顺序地堆叠下部牺牲层和上部牺牲层；
图案化所述上部牺牲层以形成第一上部牺牲图案和第二上部牺牲图案；
分别在所述第一上部牺牲图案的侧壁和所述第二上部牺牲图案的侧壁上形成第一上部间隔物和第二上部间隔物；
使用所述第一上部间隔物和所述第二上部间隔物作为蚀刻掩模来图案化所述下部牺牲层，以形成多个下部牺牲图案；
在所述多个下部牺牲图案的侧壁上形成多个下部间隔物；以及
使用所述多个下部间隔物作为蚀刻掩模来图案化所述衬底，
其中，所述第一上部间隔物和所述第二上部间隔物彼此连接。
2.根据权利要求1所述的方法，其中，所述第一上部间隔物和所述第二上部间隔物中的每一个上部间隔物的最大宽度的两倍大于所述第一上部牺牲图案与所述第二上部牺牲图案之间的最小长度。
3.根据权利要求2所述的方法，其中，图案化所述上部牺牲层包括形成第三上部牺牲图案，
其中，所述第一上部间隔物和所述第二上部间隔物中的每一个上部间隔物的最大宽度的两倍小于所述第二上部牺牲图案与所述第三上部牺牲图案之间的最小长度。
4.根据权利要求1所述的方法，其中，所述第一上部间隔物和所述第二上部间隔物在所述第一上部牺牲图案与所述第二上部牺牲图案之间彼此连接。
5.根据权利要求1所述的方法，还包括：执行侧切工艺以图案化所述下部间隔物，从而形成多个第一段和多个第二段。
6.根据权利要求5所述的方法，其中，当在俯视图中观察时，
所述多个第一段为条形，并且
所述多个第二段是弯曲的。
7.根据权利要求6所述的方法，其中，所述多个第二段中的两个第二段彼此连接。
8.根据权利要求1所述的方法，其中，图案化所述衬底包括：
在所述衬底的上部上形成沿第一方向顺序设置的第一有源图案、第二有源图案、第三有源图案、第四有源图案、第五有源图案和第六有源图案，所述第一方向平行于所述衬底的顶表面；
形成成对的彼此间隔开的第一内部无源图案，所述第二有源图案和所述第三有源图案位于其间；
形成成对的彼此间隔开的第二内部无源图案，所述第四有源图案和所述第五有源图案位于其间；
形成成对的彼此间隔开的第一外部无源图案，所述第一有源图案、所述第二有源图案、所述第三有源图案和所述成对的第一内部无源图案位于其间；以及
形成成对的彼此间隔开的第二外部无源图案，所述第四有源图案、所述第五有源图案、所述第六有源图案和所述成对的第二内部无源图案位于其间。
9.根据权利要求8所述的方法，其中，所述成对的第一外部无源图案连接到所述成对的第二外部无源图案。
10.根据权利要求9所述的方法，其中，所述成对的第一外部无源图案中的每个第一外部无源图案在所述第一方向上的最大长度，大于所述第一有源图案与所述第二有源图案之间的第一节距和所述第二有源图案与所述第三有源图案之间的第二节距之和。
11.根据权利要求10所述的方法，其中，所述第一外部无源图案在所述第一方向上的所述最大长度小于所述第一节距、所述第二节距与第三节距之和，所述第三节距是所述第三有源图案与所述第四有源图案之间的节距。
12.一种制造半导体器件的方法，所述方法包括：
在衬底的第一区域和第二区域上分别形成第一上部牺牲图案和第二上部牺牲图案；以及
执行四重图案化技术工艺，以在所述衬底的上部形成多个有源图案，在所述四重图案化技术工艺中所述第一上部牺牲图案和所述第二上部牺牲图案用作芯模，
其中，不在所述第一区域与所述第二区域之间的第三区域上形成有源图案。
13.根据权利要求12所述的方法，其中，执行所述四重图案化技术工艺包括：
在所述第一上部牺牲图案的侧壁和所述第二上部牺牲图案的侧壁上形成多个上部间隔物；
使用所述多个上部间隔物作为蚀刻掩模形成多个下部牺牲图案；以及
在所述多个下部牺牲图案的侧壁上形成多个下部间隔物，
其中，所述多个上部间隔物中的每个上部间隔物的最大宽度的两倍大于所述第一上部牺牲图案与所述第二上部牺牲图案之间的最小长度。
14.根据权利要求13所述的方法，其中，形成所述下部间隔物包括：
在所述下部牺牲图案的内部侧壁上形成多个内下部间隔物；以及
在所述下部牺牲图案的外部侧壁上形成多个外下部间隔物，
其中，所述多个外下部间隔物彼此连接。
15.根据权利要求14所述的方法，还包括：
执行侧切工艺以图案化所述多个内下部间隔物以形成多个第一段和多个第二段。
16.一种半导体器件，包括：
衬底；
第一有源图案、第二有源图案和第三有源图案，所述第一有源图案、所述第二有源图案和所述第三有源图案沿第一方向顺序地设置在所述衬底的上部并且沿第二方向平行地纵向延伸，所述第一方向平行于所述衬底的顶表面，所述第二方向平行于所述衬底的所述顶表面并且与所述第一方向相交；
成对的第一内部无源图案，所述成对的第一内部无源图案在所述第二方向上彼此间隔开，所述第二有源图案和所述第三有源图案位于其间；以及
成对的第一外部无源图案，所述成对的第一外部无源图案在所述第二方向上彼此间隔开，所述第一有源图案、所述第二有源图案、所述第三有源图案和所述成对的第一内部无源图案位于其间。
17.根据权利要求16所述的方法，其中，所述成对的第一内部无源图案中的每个第一内部无源图案包括与所述第二有源图案相邻的第一段和与所述第三有源图案相邻的第二段，
其中，所述第一段与所述成对的第一外部无源图案中的一个第一外部无源图案之间的最小长度，与所述第二段与所述一个第一外部无源图案之间的最小长度基本相同。
18.根据权利要求16所述的方法，其中，所述成对的第一外部无源图案中的每个第一外部无源图案在第一方向上的最大长度，大于所述第一有源图案与所述第二有源图案之间的第一节距和所述第二有源图案与所述第三有源图案之间的第二节距之和。
19.根据权利要求18所述的半导体器件，还包括：
第四有源图案、第五有源图案和第六有源图案，所述第四有源图案、所述第五有源图案和所述第六有源图案沿所述第一方向顺序地设置在所述衬底的所述上部；
成对的第二内部无源图案，所述成对的第二内部无源图案在所述第二方向上彼此间隔开，所述第四有源图案和所述第五有源图案位于其间；以及
成对的第二外部无源图案，所述成对的第二外部无源图案在所述第二方向上彼此间隔开，所述第四有源图案、所述第五有源图案、所述第六有源图案和所述成对的第二内部无源图案位于其间，
其中，所述成对的第一外部无源图案与所述成对的第二外部无源图案彼此连接。
20.根据权利要求19所述的半导体器件，其中，所述第一外部无源图案在所述第一方向上的最大长度小于所述第一节距、所述第二节距以及所述第三有源图案与所述第四有源图案之间的第三节距之和。
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