JP2000252297A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴにおけるドリフト領域の
構造を安定して製造することができる方法を提供する。 【解決手段】 柱状のｐ型領域１５と柱状のｎ型領域１
６とが交互に配置された柱状領域群と、該柱状領域群の
外側に隣接して形成されたｎ-型分離領域１７とをドリ
フト領域に有するパワーＭＯＳＦＥＴを製造する方法に
おいて、熱処理によりｎ型となる濃度のｐ型ドーパント
をｎ-型分離領域１７に添加した後に、熱処理を施す。
構造を安定して製造することができる方法を提供する。 【解決手段】 柱状のｐ型領域１５と柱状のｎ型領域１
６とが交互に配置された柱状領域群と、該柱状領域群の
外側に隣接して形成されたｎ-型分離領域１７とをドリ
フト領域に有するパワーＭＯＳＦＥＴを製造する方法に
おいて、熱処理によりｎ型となる濃度のｐ型ドーパント
をｎ-型分離領域１７に添加した後に、熱処理を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、さらに詳しくは、パワーＭＯＳＦＥＴを製造する
際のドリフト領域の形成方法に関する。
方法、さらに詳しくは、パワーＭＯＳＦＥＴを製造する
際のドリフト領域の形成方法に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは、１９７０年代の
後半、高速スイッチングの分野で従来から用いられてき
たバイポーラトランジスタに変わる理想の半導体素子と
して登場した。例えば、図６に示す縦形ＭＯＳＦＥＴ
は、ゲート電極６１と、該ゲート電極６１の両側に形成
されｎ+領域６３（高濃度にドープされたｎ型領域）と
ｐ-領域６４（低濃度にドープされたｐ型領域）とを有
するソース領域６２と、ゲート電極６１から離間した位
置に形成されたｎ+型のドレイン領域６６と、ドレイン
領域６６とゲート電極６１との間に延在するｎ-型（低
濃度にドープされたｎ型）の低濃度領域６５とを有す
る。
後半、高速スイッチングの分野で従来から用いられてき
たバイポーラトランジスタに変わる理想の半導体素子と
して登場した。例えば、図６に示す縦形ＭＯＳＦＥＴ
は、ゲート電極６１と、該ゲート電極６１の両側に形成
されｎ+領域６３（高濃度にドープされたｎ型領域）と
ｐ-領域６４（低濃度にドープされたｐ型領域）とを有
するソース領域６２と、ゲート電極６１から離間した位
置に形成されたｎ+型のドレイン領域６６と、ドレイン
領域６６とゲート電極６１との間に延在するｎ-型（低
濃度にドープされたｎ型）の低濃度領域６５とを有す
る。
【０００３】このｎ-型低濃度領域６５は、ＭＯＳＦＥ
Ｔがオン状態の時はキャリアを電界によって流すドリフ
ト領域として働き、オフ状態の時は空乏化して電界強度
を緩和し耐圧を高める。しかし、このｎ-型低濃度領域
６５の不純物濃度を高くすると、ＭＯＳＦＥＴのオン抵
抗を下げることができるものの、空乏層が広がり難くな
るため耐圧が低下してしまうという問題がある。
Ｔがオン状態の時はキャリアを電界によって流すドリフ
ト領域として働き、オフ状態の時は空乏化して電界強度
を緩和し耐圧を高める。しかし、このｎ-型低濃度領域
６５の不純物濃度を高くすると、ＭＯＳＦＥＴのオン抵
抗を下げることができるものの、空乏層が広がり難くな
るため耐圧が低下してしまうという問題がある。
【０００４】そこで、この問題を解決する為に、高耐圧
でありながらオン抵抗の低減化による電流容量の増大が
可能なものとして、図３に模式的に示されるような、柱
状のｐ型領域３３と柱状のｎ型領域３４とが交互に配置
された構造をドリフト領域３６に有するパワーＭＯＳＦ
ＥＴが開発された（特開平７−７１５４号、特開平９−
２６６３１１号）。
でありながらオン抵抗の低減化による電流容量の増大が
可能なものとして、図３に模式的に示されるような、柱
状のｐ型領域３３と柱状のｎ型領域３４とが交互に配置
された構造をドリフト領域３６に有するパワーＭＯＳＦ
ＥＴが開発された（特開平７−７１５４号、特開平９−
２６６３１１号）。
【０００５】図３のパワーＭＯＳＦＥＴは、ゲート領域
３１と、該ゲート領域３１に接続されたｎ型柱状領域３
４と、ソース領域３２と、該ソース領域３２に接続され
ｎ型柱状領域３４の周囲を取り囲むようにして形成され
たｐ型柱状領域３３と、ｐ型及びｎ型の柱状領域３３，
３４からなる柱状領域群の外側をさらに取り囲むように
して形成されたｎ-型の分離領域３５と、ゲート領域３
１およびソース領域３２から離間した位置に形成され、
前記柱状領域群ならびに分離領域３５からなるドリフト
領域３６に接続されたｎ+型のドレイン領域３７とを有
する。
３１と、該ゲート領域３１に接続されたｎ型柱状領域３
４と、ソース領域３２と、該ソース領域３２に接続され
ｎ型柱状領域３４の周囲を取り囲むようにして形成され
たｐ型柱状領域３３と、ｐ型及びｎ型の柱状領域３３，
３４からなる柱状領域群の外側をさらに取り囲むように
して形成されたｎ-型の分離領域３５と、ゲート領域３
１およびソース領域３２から離間した位置に形成され、
前記柱状領域群ならびに分離領域３５からなるドリフト
領域３６に接続されたｎ+型のドレイン領域３７とを有
する。
【０００６】ドリフト領域３６は、ゲート領域３１およ
びソース領域３２の下から始まり、ドレイン領域３７ま
で延在する。ｎ-型分離領域３５の抵抗率は、前記柱状
領域群を他の柱状領域群から分離する為に、該柱状領域
群の抵抗率よりも通常高く設定される。また、ｐ型柱状
領域３３とｎ型柱状領域３４のドーパント濃度は、それ
らのキャリア濃度が実質的に等しくなるように設定され
る。
びソース領域３２の下から始まり、ドレイン領域３７ま
で延在する。ｎ-型分離領域３５の抵抗率は、前記柱状
領域群を他の柱状領域群から分離する為に、該柱状領域
群の抵抗率よりも通常高く設定される。また、ｐ型柱状
領域３３とｎ型柱状領域３４のドーパント濃度は、それ
らのキャリア濃度が実質的に等しくなるように設定され
る。
【０００７】上記構成を有する図３のパワーＭＯＳＦＥ
ＴがＯＮ状態の時は、複数並列に配置したｎ型柱状領域
３４を介してドリフト電流が流れるので、該ｎ型柱状領
域３４中のキャリア濃度を高く設定することにより、小
さなオン抵抗が実現できる。
ＴがＯＮ状態の時は、複数並列に配置したｎ型柱状領域
３４を介してドリフト電流が流れるので、該ｎ型柱状領
域３４中のキャリア濃度を高く設定することにより、小
さなオン抵抗が実現できる。
【０００８】そして、図３のパワーＭＯＳＦＥＴがＯＦ
Ｆ状態の時は、ｐ型柱状領域３３とｎ型柱状領域３４と
の各ｐｎ接合からそれぞれに空乏層が広がり、ｐ型及び
ｎ型の柱状領域３３，３４からなる柱状領域群全体が空
乏化される。そして、多数の柱状領域群をドリフト領域
３６全体に形成しておくことにより、ドリフト領域３６
全体が実質的に空乏化されるので、高耐圧も実現でき
る。
Ｆ状態の時は、ｐ型柱状領域３３とｎ型柱状領域３４と
の各ｐｎ接合からそれぞれに空乏層が広がり、ｐ型及び
ｎ型の柱状領域３３，３４からなる柱状領域群全体が空
乏化される。そして、多数の柱状領域群をドリフト領域
３６全体に形成しておくことにより、ドリフト領域３６
全体が実質的に空乏化されるので、高耐圧も実現でき
る。
【０００９】図３に示すパワーＭＯＳＦＥＴの構造は、
例えば図４に示すように、ｎ+型シリコン単結晶基板上
にｐ型及びｎ型の埋込領域を有するｎ-型エピタキシャ
ル層を複数層積層した後に、熱処理することにより得ら
れる。
例えば図４に示すように、ｎ+型シリコン単結晶基板上
にｐ型及びｎ型の埋込領域を有するｎ-型エピタキシャ
ル層を複数層積層した後に、熱処理することにより得ら
れる。
【００１０】この製造工程を、図４（ａ），（ｂ）を用
いてさらに詳しく説明する。
いてさらに詳しく説明する。
【００１１】まず、ドレイン領域として機能するｎ+型
シリコン単結晶基板４１上に、ｎ-型のエピタキシャル
層Ｌ４２を気相成長する。次に、該エピタキシャル層Ｌ
４２に、ｐ型の埋込領域Ａ４２及びｎ型の埋込領域Ｂ４
２を形成する。ドーパントとしては通常、ｐ型埋込領域
の形成にボロン（Ｂ）を使用し、ｎ型埋込領域の形成に
リン（Ｐ）を使用する。
シリコン単結晶基板４１上に、ｎ-型のエピタキシャル
層Ｌ４２を気相成長する。次に、該エピタキシャル層Ｌ
４２に、ｐ型の埋込領域Ａ４２及びｎ型の埋込領域Ｂ４
２を形成する。ドーパントとしては通常、ｐ型埋込領域
の形成にボロン（Ｂ）を使用し、ｎ型埋込領域の形成に
リン（Ｐ）を使用する。
【００１２】続いて、エピタキシャル層Ｌ４２上に、ｎ
-型のエピタキシャル層Ｌ４３を気相成長する。この気
相成長における加熱により、ｐ型の埋込領域Ａ４２及び
ｎ型の埋込領域Ｂ４２からドーパントの一部がエピタキ
シャル層Ｌ４３中にまで拡散する。
-型のエピタキシャル層Ｌ４３を気相成長する。この気
相成長における加熱により、ｐ型の埋込領域Ａ４２及び
ｎ型の埋込領域Ｂ４２からドーパントの一部がエピタキ
シャル層Ｌ４３中にまで拡散する。
【００１３】さらに、エピタキシャル層Ｌ４３にｐ型の
埋込領域Ａ４３及びｎ型の埋込領域Ｂ４３を形成した後
に、エピタキシャル層Ｌ４３上にｎ-型のエピタキシャ
ル層Ｌ４４を気相成長する。この際、ｐ型の埋込領域Ａ
４３及びｎ型の埋込領域Ｂ４３からドーパントの一部が
エピタキシャル層Ｌ４４中にまで拡散する。これらの工
程を繰り返し行い、所望の厚さのドリフト領域を形成す
る〔図４（ａ）〕。
埋込領域Ａ４３及びｎ型の埋込領域Ｂ４３を形成した後
に、エピタキシャル層Ｌ４３上にｎ-型のエピタキシャ
ル層Ｌ４４を気相成長する。この際、ｐ型の埋込領域Ａ
４３及びｎ型の埋込領域Ｂ４３からドーパントの一部が
エピタキシャル層Ｌ４４中にまで拡散する。これらの工
程を繰り返し行い、所望の厚さのドリフト領域を形成す
る〔図４（ａ）〕。
【００１４】ここで、ｐ型埋込領域Ａ４２，Ａ４３とｎ
型埋込領域Ｂ４２，Ｂ４３中のキャリア濃度が、実質的
に同じ値になるように製造条件を設定しておく。
型埋込領域Ｂ４２，Ｂ４３中のキャリア濃度が、実質的
に同じ値になるように製造条件を設定しておく。
【００１５】最後に、十分な長さの高温熱処理を施すこ
とにより、ｐ型埋込領域Ａ４２，Ａ４３及びｎ型埋込領
域Ｂ４２，Ｂ４３中のドーパントを拡散させ、埋込領域
を上下左右方向に接続する〔図４（ｂ）〕。
とにより、ｐ型埋込領域Ａ４２，Ａ４３及びｎ型埋込領
域Ｂ４２，Ｂ４３中のドーパントを拡散させ、埋込領域
を上下左右方向に接続する〔図４（ｂ）〕。
【００１６】この結果、ドリフト領域を形成するエピタ
キシャル層Ｌ４２，Ｌ４３，Ｌ４４中に、ｐ型柱状領域
４５、ｎ型柱状領域４６、及びｎ-型分離領域４７を形
成することができる。この際、エピタキシャル層Ｌ４
２，Ｌ４３，Ｌ４４の抵抗率が、ｐ型柱状領域４５及び
ｎ型柱状領域４６の抵抗率よりも高くなるように製造条
件を設定する。
キシャル層Ｌ４２，Ｌ４３，Ｌ４４中に、ｐ型柱状領域
４５、ｎ型柱状領域４６、及びｎ-型分離領域４７を形
成することができる。この際、エピタキシャル層Ｌ４
２，Ｌ４３，Ｌ４４の抵抗率が、ｐ型柱状領域４５及び
ｎ型柱状領域４６の抵抗率よりも高くなるように製造条
件を設定する。
【００１７】
【発明が解決しようとする課題】ところが、このように
して形成したドリフト領域において、ｎ-型分離領域４
７の抵抗率を設計通りの高い値に形成することができな
いという問題が生じる。本発明は、上記問題を解決する
ためになされたものであり、図４に示されるドリフト領
域の構造を安定して製造することができる方法を提供す
ることを目的とする。
して形成したドリフト領域において、ｎ-型分離領域４
７の抵抗率を設計通りの高い値に形成することができな
いという問題が生じる。本発明は、上記問題を解決する
ためになされたものであり、図４に示されるドリフト領
域の構造を安定して製造することができる方法を提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】図４において、ドリフト
領域を形成するために行うエピタキシャル層成長の際に
は、ｐ型埋込領域Ａ４２，Ａ４３中またはｎ型埋込領域
Ｂ４２，Ｂ４３中に添加されたドーパントが気相雰囲気
中に出て、オートドープ現象を引き起こしている。ここ
で、オートドープ現象とは、単結晶中のドーパントが一
旦気相成長雰囲気中に出た後、気相成長中の薄膜内に再
度取り込まれる現象をいい、気相成長した薄膜内のドー
パント濃度分布を大きくする原因となる。
領域を形成するために行うエピタキシャル層成長の際に
は、ｐ型埋込領域Ａ４２，Ａ４３中またはｎ型埋込領域
Ｂ４２，Ｂ４３中に添加されたドーパントが気相雰囲気
中に出て、オートドープ現象を引き起こしている。ここ
で、オートドープ現象とは、単結晶中のドーパントが一
旦気相成長雰囲気中に出た後、気相成長中の薄膜内に再
度取り込まれる現象をいい、気相成長した薄膜内のドー
パント濃度分布を大きくする原因となる。
【００１９】このオートドープ現象を図５を用いてさら
に詳しく説明する。図５は、図４（ａ）のｎ-型エピタ
キシャル層を形成する際の一工程を示す概略説明図であ
る。
に詳しく説明する。図５は、図４（ａ）のｎ-型エピタ
キシャル層を形成する際の一工程を示す概略説明図であ
る。
【００２０】ｐ型埋込領域Ａ４２およびｎ型埋込領域Ｂ
４２を形成したｎ-型エピタキシャル層Ｌ４２〔図５
（ａ）〕上にｎ-型エピタキシャル層Ｌ４３を気相成長
する際、ｐ型埋込領域Ａ４２およびｎ型埋込領域Ｂ４２
は高温に曝され、また、気相成長雰囲気を構成する水素
ガスによりエッチングされるため、該ｐ型埋込領域Ａ４
２およびｎ型埋込領域Ｂ４２中のドーパントが気相成長
雰囲気中に出るとともに、気相成長中のエピタキシャル
層Ｌ４３に再度取り込まれることにより、オートドープ
現象が発生する〔図５（ｂ）〕。
４２を形成したｎ-型エピタキシャル層Ｌ４２〔図５
（ａ）〕上にｎ-型エピタキシャル層Ｌ４３を気相成長
する際、ｐ型埋込領域Ａ４２およびｎ型埋込領域Ｂ４２
は高温に曝され、また、気相成長雰囲気を構成する水素
ガスによりエッチングされるため、該ｐ型埋込領域Ａ４
２およびｎ型埋込領域Ｂ４２中のドーパントが気相成長
雰囲気中に出るとともに、気相成長中のエピタキシャル
層Ｌ４３に再度取り込まれることにより、オートドープ
現象が発生する〔図５（ｂ）〕。
【００２１】この結果、横方向のオートドープ現象に起
因して埋込領域Ａ４２，Ｂ４２が横方向に広がり、ま
た、埋込領域Ａ４２，Ｂ４２中のドーパントがエピタキ
シャル層Ｌ４３中に取り込まれるので、ｎ-型分離領域
４７の抵抗率が下がるとともに、ドーパントが取り込ま
れる程度によりエピタキシャル層Ｌ４３の抵抗率の低下
幅が変化するという問題が生じる。
因して埋込領域Ａ４２，Ｂ４２が横方向に広がり、ま
た、埋込領域Ａ４２，Ｂ４２中のドーパントがエピタキ
シャル層Ｌ４３中に取り込まれるので、ｎ-型分離領域
４７の抵抗率が下がるとともに、ドーパントが取り込ま
れる程度によりエピタキシャル層Ｌ４３の抵抗率の低下
幅が変化するという問題が生じる。
【００２２】ドーパントとしては通常、ｐ型埋込領域の
形成にボロン（Ｂ）を使用し、ｎ型埋込領域の形成にリ
ン（Ｐ）を使用する。そして、前記ｎ-型エピタキシャ
ル層中に、該エピタキシャル層よりも抵抗率が高いｎ-
型分離領域を形成するために、熱処理によりエピタキシ
ャル層中のドーパントと相殺してｐ型からｎ型に反転す
る程度の濃度のｐ型ドーパントをｎ-型分離領域に添加
するようにした。
形成にボロン（Ｂ）を使用し、ｎ型埋込領域の形成にリ
ン（Ｐ）を使用する。そして、前記ｎ-型エピタキシャ
ル層中に、該エピタキシャル層よりも抵抗率が高いｎ-
型分離領域を形成するために、熱処理によりエピタキシ
ャル層中のドーパントと相殺してｐ型からｎ型に反転す
る程度の濃度のｐ型ドーパントをｎ-型分離領域に添加
するようにした。
【００２３】さらに、埋込領域からのオートドープの影
響が大きい場合には、そのオートドープを相殺する濃度
を有し、該オートドープと逆導電型のシリコン単結晶薄
膜を薄く成長した後に、所望濃度のシリコン単結晶薄膜
を成長すると、オートドープの影響を受けた領域もオー
トドープの影響を受けてない領域と同じキャリア濃度を
有することができるので、オートドープの影響を減じる
ことができる。
響が大きい場合には、そのオートドープを相殺する濃度
を有し、該オートドープと逆導電型のシリコン単結晶薄
膜を薄く成長した後に、所望濃度のシリコン単結晶薄膜
を成長すると、オートドープの影響を受けた領域もオー
トドープの影響を受けてない領域と同じキャリア濃度を
有することができるので、オートドープの影響を減じる
ことができる。
【００２４】即ち、本発明の半導体装置の製造方法は、
高濃度ドープの第１導電型シリコン単結晶基板上に形成
された低濃度ドープの第１導電型シリコン単結晶薄膜中
に、第１導電型柱状領域と第２導電型柱状領域が交互に
配置された柱状領域群と、該柱状領域群の外側に隣接し
て形成された第１導電型分離領域とを有する半導体装置
の製造方法において、熱処理により第１導電型となる濃
度の第２導電型ドーパントを前記第１導電型分離領域に
添加した後に、熱処理を施すことを特徴とする。
高濃度ドープの第１導電型シリコン単結晶基板上に形成
された低濃度ドープの第１導電型シリコン単結晶薄膜中
に、第１導電型柱状領域と第２導電型柱状領域が交互に
配置された柱状領域群と、該柱状領域群の外側に隣接し
て形成された第１導電型分離領域とを有する半導体装置
の製造方法において、熱処理により第１導電型となる濃
度の第２導電型ドーパントを前記第１導電型分離領域に
添加した後に、熱処理を施すことを特徴とする。
【００２５】また、本発明の別形態の半導体装置の製造
方法は、高濃度ドープの第１導電型シリコン単結晶基板
上に形成された低濃度ドープの第１導電型シリコン単結
晶薄膜中に、第１導電型柱状領域と第２導電型柱状領域
が交互に配置された柱状領域群と、該柱状領域群の外側
に隣接して形成された第１導電型分離領域とを有する半
導体装置の製造方法において、前記シリコン単結晶薄膜
の気相成長工程は、比較的高濃度にドープされたシリコ
ン単結晶薄膜を形成する第１の気相成長工程と、比較的
低濃度にドープされたシリコン単結晶薄膜を形成する第
２の気相成長工程とを有することを特徴とする。
方法は、高濃度ドープの第１導電型シリコン単結晶基板
上に形成された低濃度ドープの第１導電型シリコン単結
晶薄膜中に、第１導電型柱状領域と第２導電型柱状領域
が交互に配置された柱状領域群と、該柱状領域群の外側
に隣接して形成された第１導電型分離領域とを有する半
導体装置の製造方法において、前記シリコン単結晶薄膜
の気相成長工程は、比較的高濃度にドープされたシリコ
ン単結晶薄膜を形成する第１の気相成長工程と、比較的
低濃度にドープされたシリコン単結晶薄膜を形成する第
２の気相成長工程とを有することを特徴とする。
【００２６】前記第１の気相成長工程と前記第２の気相
成長工程とにおいて添加されるドーパントの濃度差は、
前記柱状領域群からオートドープ現象によりシリコン単
結晶薄膜中に添加されて得られるキャリアの濃度に実質
的に等しいことが好ましい。
成長工程とにおいて添加されるドーパントの濃度差は、
前記柱状領域群からオートドープ現象によりシリコン単
結晶薄膜中に添加されて得られるキャリアの濃度に実質
的に等しいことが好ましい。
【００２７】
【発明の実施の形態】以下に、本発明に係る半導体装置
の製造方法について、図１および図２を参照しながら説
明する。
の製造方法について、図１および図２を参照しながら説
明する。
【００２８】図１は、本発明の第１の実施形態を示す概
略説明図である。図１（ａ）において、まず、アンチモ
ン（Ｓｂ）をドープしたｎ+型シリコン単結晶基板１１
上に、ホスフィン（ＰＨ３）をドーパントガスとして用
いてｎ-型のエピタキシャル層Ｌ１２を気相成長する。
次に、該エピタキシャル層Ｌ１２中に、ｐ型の埋込領域
Ａ１２と、ｎ型の埋込領域Ｂ１２と、該埋込領域Ａ１２
の外側に隣接してｐ型の埋込領域Ｃ１２とを形成する。
略説明図である。図１（ａ）において、まず、アンチモ
ン（Ｓｂ）をドープしたｎ+型シリコン単結晶基板１１
上に、ホスフィン（ＰＨ３）をドーパントガスとして用
いてｎ-型のエピタキシャル層Ｌ１２を気相成長する。
次に、該エピタキシャル層Ｌ１２中に、ｐ型の埋込領域
Ａ１２と、ｎ型の埋込領域Ｂ１２と、該埋込領域Ａ１２
の外側に隣接してｐ型の埋込領域Ｃ１２とを形成する。
【００２９】ｎ型の埋め込み領域Ｂにはリン（Ｐ）を、
ｐ型の埋め込み領域Ａ１２とＣ１２にはボロン（Ｂ）を
イオン注入法を用いて打ち込む。また、埋込領域Ｃ１２
に注入するボロン（Ｂ）のドーズ量は、次工程の熱処理
によりｐ型からｎ型に反転が可能な程度に低濃度とす
る。
ｐ型の埋め込み領域Ａ１２とＣ１２にはボロン（Ｂ）を
イオン注入法を用いて打ち込む。また、埋込領域Ｃ１２
に注入するボロン（Ｂ）のドーズ量は、次工程の熱処理
によりｐ型からｎ型に反転が可能な程度に低濃度とす
る。
【００３０】続いて、エピタキシャル層Ｌ１２上に、ｎ
-型のエピタキシャル層Ｌ１３を気相成長する。この気
相成長における加熱により、ｐ型の埋込領域Ａ１２及び
Ｃ１２とからボロンの一部がエピタキシャル層Ｌ１３中
にまで拡散するとともに、ｎ型の埋込領域Ｂ１２からリ
ンの一部もエピタキシャル層Ｌ１３中に拡散する。
-型のエピタキシャル層Ｌ１３を気相成長する。この気
相成長における加熱により、ｐ型の埋込領域Ａ１２及び
Ｃ１２とからボロンの一部がエピタキシャル層Ｌ１３中
にまで拡散するとともに、ｎ型の埋込領域Ｂ１２からリ
ンの一部もエピタキシャル層Ｌ１３中に拡散する。
【００３１】さらに、エピタキシャル層Ｌ１３にイオン
注入法を用いてｐ型の埋込領域Ａ１３及びＣ１３ならび
にｎ型の埋込領域Ｂ１３を形成した後に、エピタキシャ
ル層Ｌ１３上に、ｎ-型のエピタキシャル層Ｌ１４を気
相成長する。この際、ｐ型の埋込領域Ａ１３及びＣ１３
とからボロンの一部が、また、ｎ型の埋込領域Ｂ１３か
らリンの一部がエピタキシャル層Ｌ１４中にまで拡散す
る。これらの工程を繰り返し行い、所望の厚さのドリフ
ト領域を形成する〔図１（ａ）〕。
注入法を用いてｐ型の埋込領域Ａ１３及びＣ１３ならび
にｎ型の埋込領域Ｂ１３を形成した後に、エピタキシャ
ル層Ｌ１３上に、ｎ-型のエピタキシャル層Ｌ１４を気
相成長する。この際、ｐ型の埋込領域Ａ１３及びＣ１３
とからボロンの一部が、また、ｎ型の埋込領域Ｂ１３か
らリンの一部がエピタキシャル層Ｌ１４中にまで拡散す
る。これらの工程を繰り返し行い、所望の厚さのドリフ
ト領域を形成する〔図１（ａ）〕。
【００３２】最後に、十分な長さの高温熱処理を施すこ
とにより、ｐ型の埋込領域Ａ１２，Ａ１３及びＣ１２，
Ｃ１３中のボロン、ｎ型の埋込領域Ｂ１２，Ｂ１３中の
リン、さらにｎ+型のシリコン単結晶基板１１中のアン
チモンを拡散させ、埋込領域を上下左右方向に接続する
〔図１（ｂ）〕。
とにより、ｐ型の埋込領域Ａ１２，Ａ１３及びＣ１２，
Ｃ１３中のボロン、ｎ型の埋込領域Ｂ１２，Ｂ１３中の
リン、さらにｎ+型のシリコン単結晶基板１１中のアン
チモンを拡散させ、埋込領域を上下左右方向に接続する
〔図１（ｂ）〕。
【００３３】この高温熱処理による拡散により、埋込領
域Ｃ１２中のボロンは、エピタキシャル層Ｌ１２，Ｌ１
３，Ｌ１４中のリンに全て相殺されるので，実質的にキ
ャリアとして機能しない。この結果、ドリフト領域を形
成するエピタキシャル層Ｌ１２，Ｌ１３，Ｌ１４中に、
ｐ型柱状領域１５、ｎ型柱状領域１６、及びｎ-型分離
領域１７を形成することができる。
域Ｃ１２中のボロンは、エピタキシャル層Ｌ１２，Ｌ１
３，Ｌ１４中のリンに全て相殺されるので，実質的にキ
ャリアとして機能しない。この結果、ドリフト領域を形
成するエピタキシャル層Ｌ１２，Ｌ１３，Ｌ１４中に、
ｐ型柱状領域１５、ｎ型柱状領域１６、及びｎ-型分離
領域１７を形成することができる。
【００３４】このようにして、ドレイン領域として機能
するｎ+型シリコン単結晶基板１１上に形成されたドリ
フト領域に、さらにゲート領域およびソース領域を形成
し、ドレイン、ゲートおよびソースとなる金属を各々に
形成すると、パワーＭＯＳＦＥＴとして機能する半導体
装置を製造することができる。
するｎ+型シリコン単結晶基板１１上に形成されたドリ
フト領域に、さらにゲート領域およびソース領域を形成
し、ドレイン、ゲートおよびソースとなる金属を各々に
形成すると、パワーＭＯＳＦＥＴとして機能する半導体
装置を製造することができる。
【００３５】実施形態１によると、ｎ-型分離領域４７
の形成の際に、熱処理によりｐ型からｎ型に反転が可能
な程度に低濃度のボロンを埋込領域Ｃ１２に添加するよ
うにしたので、ｎ-型分離領域４７を高い抵抗率に形成
することがより容易となる。
の形成の際に、熱処理によりｐ型からｎ型に反転が可能
な程度に低濃度のボロンを埋込領域Ｃ１２に添加するよ
うにしたので、ｎ-型分離領域４７を高い抵抗率に形成
することがより容易となる。
【００３６】図２は、本発明の第２の実施形態を示す概
略説明図である。第２の実施形態では、比較的高濃度に
リン（Ｐ）がドープされたエピタキシャル層Ｄ１２，Ｄ
１３をｐ型の埋込領域Ａ１２，Ａ１３上に形成する第１
の気相成長工程と、比較的低濃度にリン（Ｐ）がドープ
されたエピタキシャル層をエピタキシャル層Ｄ１２，Ｄ
１３上に形成する第２の気相成長工程とを行うことによ
りエピタキシャル層Ｌ１２，Ｌ１３を形成する。
略説明図である。第２の実施形態では、比較的高濃度に
リン（Ｐ）がドープされたエピタキシャル層Ｄ１２，Ｄ
１３をｐ型の埋込領域Ａ１２，Ａ１３上に形成する第１
の気相成長工程と、比較的低濃度にリン（Ｐ）がドープ
されたエピタキシャル層をエピタキシャル層Ｄ１２，Ｄ
１３上に形成する第２の気相成長工程とを行うことによ
りエピタキシャル層Ｌ１２，Ｌ１３を形成する。
【００３７】エピタキシャル層Ｄ１２，Ｄ１３はエピタ
キシャル層Ｌ１２，Ｌ１３に比べて極めて薄く形成され
る。エピタキシャル層Ｄ１２，Ｄ１３の気相成長時に供
給するホスフィン（ＰＨ３）の量は、ｐ型の埋込領域Ａ
１２，Ａ１３からオートドープ現象によりエピタキシャ
ル層Ｌ１２，Ｌ１３に添加されるボロンの濃度に実質的
に等しくなるように設定される。
キシャル層Ｌ１２，Ｌ１３に比べて極めて薄く形成され
る。エピタキシャル層Ｄ１２，Ｄ１３の気相成長時に供
給するホスフィン（ＰＨ３）の量は、ｐ型の埋込領域Ａ
１２，Ａ１３からオートドープ現象によりエピタキシャ
ル層Ｌ１２，Ｌ１３に添加されるボロンの濃度に実質的
に等しくなるように設定される。
【００３８】実施形態２によると、エピタキシャル層Ｄ
１２，Ｄ１３中のリンが、オートドープ現象によりエピ
タキシャル層Ｌ１２，Ｌ１３に添加されるボロンを相殺
するので、ボロンによるオートドープ現象の影響も減じ
られる結果、ｐ型柱状領域とｎ型柱状領域ならびにｎ-
型分離領域のキャリア濃度を設計通りの値に形成するこ
とがより一層容易となる。
１２，Ｄ１３中のリンが、オートドープ現象によりエピ
タキシャル層Ｌ１２，Ｌ１３に添加されるボロンを相殺
するので、ボロンによるオートドープ現象の影響も減じ
られる結果、ｐ型柱状領域とｎ型柱状領域ならびにｎ-
型分離領域のキャリア濃度を設計通りの値に形成するこ
とがより一層容易となる。
【００３９】本実施形態においては、第１導電型をｎ
型、第２導電型をｐ型として説明したが、第１導電型が
ｐ型、第２導電型がｐ型の場合にも同様に適用が可能で
ある。
型、第２導電型をｐ型として説明したが、第１導電型が
ｐ型、第２導電型がｐ型の場合にも同様に適用が可能で
ある。
【００４０】
【発明の効果】以上説明したように、本発明によると、
ｎ-型分離領域に、熱処理によりｐ型からｎ型に反転が
可能な程度に低濃度のボロンを添加するようにしたの
で、ｎ-型分離領域を高い抵抗率に形成することが容易
となる。
ｎ-型分離領域に、熱処理によりｐ型からｎ型に反転が
可能な程度に低濃度のボロンを添加するようにしたの
で、ｎ-型分離領域を高い抵抗率に形成することが容易
となる。
【００４１】また、オートドープ現象によりエピタキシ
ャル層中に添加されるボロンを相殺することができる程
度に、比較的高濃度のリンがドープされたエピタキシャ
ル層を埋込領域上に形成することにより、ボロンによる
オートドープ現象の影響も減じられ、ｐ型柱状領域とｎ
型柱状領域ならびにｎ-型分離領域のキャリア濃度を設
計通りの値に形成することがより一層容易となる。
ャル層中に添加されるボロンを相殺することができる程
度に、比較的高濃度のリンがドープされたエピタキシャ
ル層を埋込領域上に形成することにより、ボロンによる
オートドープ現象の影響も減じられ、ｐ型柱状領域とｎ
型柱状領域ならびにｎ-型分離領域のキャリア濃度を設
計通りの値に形成することがより一層容易となる。
【図１】本発明の第１の実施形態を示す概略説明図であ
り、図１（ａ）は高温熱処理前のドリフト領域の構成を
示し、図１（ｂ）は高温熱処理後のドリフト領域の構成
を示す。
り、図１（ａ）は高温熱処理前のドリフト領域の構成を
示し、図１（ｂ）は高温熱処理後のドリフト領域の構成
を示す。
【図２】本発明の第２の実施形態を示す概略説明図であ
り、図１（ａ）は高温熱処理前のドリフト領域の構成を
示し、図１（ｂ）は高温熱処理後のドリフト領域の構成
を示す。
り、図１（ａ）は高温熱処理前のドリフト領域の構成を
示し、図１（ｂ）は高温熱処理後のドリフト領域の構成
を示す。
【図３】本発明に関するパワーＭＯＳＦＥＴの構造を示
す概念図である。
す概念図である。
【図４】従来のパワーＭＯＳＦＥＴのドリフト領域を製
造する工程を示す図である。図４（ａ）は高温熱処理前
のドリフト領域の構成を示し、図４（ｂ）は高温熱処理
後のドリフト領域の構成を示す。
造する工程を示す図である。図４（ａ）は高温熱処理前
のドリフト領域の構成を示し、図４（ｂ）は高温熱処理
後のドリフト領域の構成を示す。
【図５】図４（ａ）のｎ-型エピタキシャル層を形成す
る際の一工程を示す概略説明図である。図５（ａ）は高
温熱処理前のドリフト領域の構成を示し、図５（ｂ）は
高温熱処理後のドリフト領域の構成を示す。
る際の一工程を示す概略説明図である。図５（ａ）は高
温熱処理前のドリフト領域の構成を示し、図５（ｂ）は
高温熱処理後のドリフト領域の構成を示す。
【図６】縦形ＭＯＳＦＥＴの構造を示す概略図である。
１１ ｎ+型シリコン単結晶基板 Ａ１２、Ａ１３ ｐ型の埋込領域 Ｃ１２、Ｃ１３ｐ型の埋込領域 Ｌ１２、Ｌ１３、Ｌ１４ｎ-型のエピタキシャル層 １５ ｐ型柱状領域 １６ ｎ型柱状領域 １７ ｎ-型分離領域
Claims (3)
- 【請求項１】 高濃度ドープの第１導電型シリコン単結
晶基板上に形成された低濃度ドープの第１導電型シリコ
ン単結晶薄膜中に、第１導電型柱状領域と第２導電型柱
状領域が交互に配置された柱状領域群と、該柱状領域群
の外側に隣接して形成された第１導電型分離領域とを有
する半導体装置の製造方法において、熱処理により第１
導電型となる濃度の第２導電型ドーパントを前記第１導
電型分離領域に添加した後に、熱処理を施すことを特徴
とする半導体装置の製造方法。 - 【請求項２】 高濃度ドープの第１導電型シリコン単結
晶基板上に形成された低濃度ドープの第１導電型シリコ
ン単結晶薄膜中に、第１導電型柱状領域と第２導電型柱
状領域が交互に配置された柱状領域群と、該柱状領域群
の外側に隣接して形成された第１導電型分離領域とを有
する半導体装置の製造方法において、前記シリコン単結
晶薄膜の気相成長工程は、比較的高濃度にドープされた
シリコン単結晶薄膜を形成する第１の気相成長工程と、
比較的低濃度にドープされたシリコン単結晶薄膜を形成
する第２の気相成長工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記第１の気相成長工程と前記第２の気
相成長工程とにおいて添加されるドーパントの濃度差
は、前記柱状領域群からオートドープ現象によりシリコ
ン単結晶薄膜中に添加されて得られるキャリアの濃度に
実質的に等しいことを特徴とする請求項２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05476899A JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05476899A JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252297A true JP2000252297A (ja) | 2000-09-14 |
| JP3436172B2 JP3436172B2 (ja) | 2003-08-11 |
Family
ID=12979960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05476899A Expired - Lifetime JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436172B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617656B2 (en) * | 2002-01-17 | 2003-09-09 | Electronics And Telecommunications Research Institute | EDMOS device having a lattice type drift region |
| JP2010034419A (ja) * | 2008-07-30 | 2010-02-12 | Sumco Corp | 半導体基板の製造方法 |
| EP2474039A2 (en) * | 2009-09-03 | 2012-07-11 | Vishay-Siliconix | Method of forming a semiconductor device |
| CN103545220A (zh) * | 2013-10-30 | 2014-01-29 | 电子科技大学 | 一种横向功率器件漂移区的制造方法 |
| US9048313B2 (en) | 2012-03-23 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device that can maintain high voltage while lowering on-state resistance |
| US9093474B2 (en) | 2012-02-27 | 2015-07-28 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
-
1999
- 1999-03-02 JP JP05476899A patent/JP3436172B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617656B2 (en) * | 2002-01-17 | 2003-09-09 | Electronics And Telecommunications Research Institute | EDMOS device having a lattice type drift region |
| JP2010034419A (ja) * | 2008-07-30 | 2010-02-12 | Sumco Corp | 半導体基板の製造方法 |
| EP2474039A2 (en) * | 2009-09-03 | 2012-07-11 | Vishay-Siliconix | Method of forming a semiconductor device |
| EP2474039A4 (en) * | 2009-09-03 | 2014-01-08 | Vishay Siliconix | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE |
| US10546750B2 (en) | 2009-09-03 | 2020-01-28 | Vishay-Siliconix | System and method for substrate wafer back side and edge cross section seals |
| US9093474B2 (en) | 2012-02-27 | 2015-07-28 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
| US9136351B2 (en) | 2012-02-27 | 2015-09-15 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
| US9048313B2 (en) | 2012-03-23 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device that can maintain high voltage while lowering on-state resistance |
| CN103545220A (zh) * | 2013-10-30 | 2014-01-29 | 电子科技大学 | 一种横向功率器件漂移区的制造方法 |
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| JP3436172B2 (ja) | 2003-08-11 |
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