CN104518007A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其能够实现电场集中的缓和的超级结结构。该半导体装置具有：第1导电类型的半导体区，其形成于元件区和外周区；第2导电类型的多个柱状区，它们在外周区的半导体区中形成为包围元件区的环状；第2导电类型的多个场限制区，它们与至少一部分的柱状区的上部分别连接并配置于外周区的半导体区的上表面；绝缘膜，其覆盖场限制区并配置于外周区的半导体区上；以及连接场板电极，其通过形成于绝缘膜的开口部与从元件区与外周区之间的边界朝外周区的外缘相邻配置的一对场限制区中的边界侧的场限制区接触，并且经由绝缘膜到达一对场限制区中的外缘侧的场限制区。

Description

半导体装置
技术领域
本发明涉及具有用于耐压提升的结构的超级结结构的半导体装置。
背景技术
p型的柱状区和n型的柱状区相邻配置的超级结(SJ)结构的MOS晶体管(以下称之为“SJMOS”)具有高耐压且低导通电阻的特性(例如，参照专利文献1)。在SJ结构中，在逆偏时为了使漂移区完全耗尽，需要使p型的柱状区的杂质总量与n型的柱状区的杂质总量之比在1左右。因此，在半导体芯片内有规则地重复图案配置p型的柱状区和n型的柱状区。
专利文献1日本特开2000-277733号公报
为了实现半导体装置的耐压提升，在半导体装置的周边缓和电场集中是有效的。在逆偏时为了缓和电场集中，需要使在半导体区中产生的耗尽层朝半导体装置的外周平缓地延伸。然而，在SJ结构的情况下会较深地形成p型和n型的柱状区，因而在逆偏时会在半导体区的较深位置处产生耗尽层。因此，在半导体装置的外缘部，耗尽层的边界从较深位置到表面会急剧发生变化，存在难以实现电场集中的缓和的问题。
发明内容
鉴于上述问题，本发明的目的在于，提供一种能够实现电场集中的缓和的超级结结构的半导体装置。
根据本发明的一个方面，提供一种半导体装置，其具有形成半导体元件的元件区和配置于元件区的周围的外周区，该半导体装置具有：(一)第1导电类型的半导体区，其形成于元件区和外周区；(二)第2导电类型的多个柱状区，它们在外周区的半导体区中形成为包围元件区的环状；(三)第2导电类型的多个场限制区，它们与至少一部分的柱状区的上部分别连接并配置于外周区的半导体区的上表面；(四)绝缘膜，其覆盖场限制区并配置于外周区的半导体区上；以及(五)连接场板电极，其通过形成于绝缘膜的开口部与从元件区与外周区之间的边界朝外周区的外缘相邻配置的一对场限制区中的边界侧的场限制区接触，并且经由绝缘膜到达一对场限制区中的外缘侧的场限制区。
根据本发明，可提供一种能够实现电场集中的缓和的超级结结构的半导体装置。
附图说明
图1是表示本发明的实施方式的半导体装置的结构的示意性剖面图。
图2是表示本发明的实施方式的半导体装置的外周区的柱状区的配置例的示意性平面图。
图3是表示本发明的实施方式的半导体装置的元件区的结构的示意性剖面图。
图4是表示本发明的实施方式的半导体装置的晶胞的结构例的示意性剖面图。
图5是表示柱状区的形成方法的例子的示意性剖面图，图5的(a)～图5的(e)分别为工序剖面图(之1)～工序剖面图(之5)。
图6是表示关于本发明的实施方式的半导体装置模拟了电位分布的结果的示意图。
图7是表示关于本发明的实施方式的半导体装置模拟离子化分布的结果的示意图。
图8是表示模拟具有连接场板电极的半导体装置的电位分布的结果的示意图。
图9是表示模拟不存在连接场板电极的半导体装置的电位分布的结果的示意图。
图10是表示模拟具有连接场板电极的半导体装置的离子化分布的结果的示意图。
图11是表示模拟不存在连接场板电极的半导体装置的离子化分布的结果的示意图。
图12是表示本发明的实施方式的变形例的半导体装置的结构的示意性剖面图。
符号说明
1…半导体装置
10…半导体区
20…柱状区
21…周边区
30…场限制区
40…绝缘膜
50…连接场板电极
60…外周场板电极
70…外缘电极
80…外缘场板电极
100…半导体元件
101…元件区
102…外周区
103…边界
104…外缘
110…基板
120…基区
130…源区
140…栅电极
150…栅极绝缘膜
160…源电极
170…漏电极
200…晶胞
具体实施方式
接着，参照附图，说明本发明的实施方式。在以下附图的描述中，对相同或相似的部分赋予相同或相似的符号。其中，附图为示意性的内容，应注意各层的厚度比率等与实际情况不同。因此，应参考以下说明的内容判断具体的厚度和尺寸。另外，附图彼此之间当然会包含各自的尺寸的关系和比率不同的部分。
另外，以下所示的实施方式用于例示用于具体实现本发明的技术思想的装置和方法，本发明的实施方式不将结构部件的材质、形状、结构、配置等限定于以下内容。本发明的实施方式可以在权利要求书的范围内，施加各种的变更。
如图1所示，本发明的实施方式的半导体装置1具有形成半导体元件的元件区101和配置于元件区101的周围的外周区102。半导体装置1具有形成于元件区101和外周区102的第1导电类型的半导体区10、形成于半导体区10中的第2导电类型的多个柱状区20。通过配置柱状区20，在半导体区10内形成多个pn结。如上，半导体装置1具有超级结(SJ)结构，在该结构中，第1导电类型的柱状区与第2导电类型的柱状区相邻配置。
如图2所示，柱状区20包围元件区101的周围且呈环状配置。图1是沿着图2的I-I方向的剖面图。为了便于理解结构，图2仅示出柱状区20。此外，图2中示出了3重配置柱状区20的例子，而实际情况下配置更多的柱状区20。在外周区102中，嵌入半导体区10的柱状区20呈壁状彼此平行地延伸。
在外周区102中，在半导体区10的上表面配置第2导电类型的场限制区30。场限制区30与至少一部分的柱状区20的上部分别连接。在图1所示的例子中，在所有的柱状区20的上部都配置了场限制区30。场限制区30呈多重环状配置于元件区101的周围，作为场限制环(Field Limiting Ring：FLR)进行工作。在外周区102的半导体区10上以覆盖场限制区30的上表面的方式配置绝缘膜40。包括半导体装置1的外缘104的区是第1导电类型的半导体区，配置于其上表面的外缘电极70与漏电极170电连接。
另外，第1导电类型与第2导电类型彼此互为相反导电类型。即，若第1导电类型为n型，则第2导电类型为p型，若第1导电类型为p型，则第2导电类型为n型。以下，说明第1导电类型为n型，第2导电类型为p型的情况。
在外周区102上，连接场板电极50在从元件区101与外周区102之间的边界103朝外周区102的外缘104并排配置的场限制区30(以下称之为“场限制区对”)的上方配置于绝缘膜40上。连接场板电极50通过形成于绝缘膜40的开口部与场限制区对中的边界103侧的场限制区30接触。进而，连接场板电极50经由绝缘膜40，其端部至少到达场限制区对中的外缘104侧的场限制区30。连接场板电极50的外缘104侧的端部可以为在从俯视方向观察时与场限制区30重合。因此，连接场板电极50与外缘104侧的场限制区30电容耦合。
在半导体装置1中，作为FLR进行工作的环状的多个场限制区30形成于元件区101的周围。根据半导体装置1，通过场限制区30-连接场板电极50-场限制区30的连接结构，从而在外周区102上产生电容性场板结构。由此，能够固定场限制区30的表面的电位，并且能够改变连接场板电极50与场限制区30之间的电容。在半导体装置1的逆偏施加时，在外周区102上能够良好地缓和电场集中。由此，能够提升半导体装置1的耐压。连接场板电极50可采用金属膜或多晶硅膜等。
在半导体装置1中，基于连接场板电极50的配置方式，在逆偏时施加给半导体装置1的电压的分割方式也会发生变化，能够分别任意地控制各场限制区30的电位。即，能够任意地控制半导体区10的表面的各位置的电位。其结果，能够使在逆偏施加时产生于半导体区10内的耗尽层朝外缘部平缓地延伸。
另外，图1示出了将所有的场限制区30经由连接场板电极50彼此电连接起来的例子。然而，若在半导体区10内连续平缓地形成耗尽层，则可以存在未与连接场板电极50电连接的场限制区30。如上，通过使得与连接场板电极50连接的场限制区30和未与连接场板电极50连接的场限制区30混合存在于外周区102中，从而能够任意设定逆偏时的半导体区10的各位置的电位。
如上所述，通过向从边界103朝外缘104排列的多个场限制区30任意附加连接场板电极50，从而能够稳定地固定外周区102表面的电位。由此，能够提升半导体装置1的耐压。
另外，如图1所示，柱状区20在膜厚方向上形成得较深。因此，在外周区102的外缘区上，需要使得耗尽层不会从最靠近外缘104侧的柱状区20朝半导体区10的表面剧烈地产生变化。
因此，在图1所示的半导体装置1中，还具有外周场板电极60，该外周场板电极60在最靠近外缘104侧的柱状区20的位置的外缘104侧配置于绝缘膜40上。外周场板电极60与最接近外缘104的场限制区30连接。另外，外周场板电极60从边界103起向外缘104方向的长度被设定为比连接场板电极50从边界103起从外缘104方向的长度长。这是为了抑制通过柱状区20而在半导体区10的较深位置上形成的耗尽层朝半导体区10的表面急剧上升而设定的。如上，通过外周场板电极60可防止耗尽层在外周区102的外缘区上剧烈地发生变化。其结果，能够有效缓和电场集中。
在元件区101上可形成采用SJ结构的各种半导体元件。例如图3所示，在元件区101上形成电场效果晶体管(FET)。图3所示的半导体元件100是在形成于第1导电类型的基板110上的半导体区10上形成柱状区20的结构。在半导体元件100上，半导体区10是漂移区。半导体元件100还具有p型的基区120、n型的源区130、栅电极140、栅极绝缘膜150、源电极160和漏电极170。
基板110是例如在硅(Si)基板等的半导体基板上掺杂n型杂质的n+型半导体基板。基板110作为漏极区发挥功能。作为漂移区的n-型的半导体区10配置于基板110的一个主面111上。半导体区10的杂质浓度低于基板110。例如，使在高浓度掺杂了锑(Sb)等的n型硅基板上掺杂了磷(P)等的n型外延层生长，形成半导体区10。
柱状区20是在半导体区10上选择性扩散硼(B)等的p型的杂质而形成的。后面会叙述柱状区20的形成方法的例子。在元件区101上，在从上方平面观察半导体区10时，柱状区20平行地呈条纹状延伸，且呈壁状彼此平行行进。
半导体区10是如图4所示将p型的柱状区20及其周围的n型的周边区21作为1个晶胞200，由多个晶胞200相邻配置而成的结构。周边区21是形成半导体区10的柱状区20的区的剩余区。
晶胞200的重复距离(单元间距)D被设定为全部相等。另外，这里所谓的“单元间距”指的是从俯视方向观察时相邻的柱状区20的中心间距离。柱状区20的深度和宽度形成为相同。
基区120的杂质浓度被设定为高于柱状区20的杂质浓度。如图3所示，基区120与场限制区30同样地，与柱状区20的上部分别连接并配置于半导体区10的上表面。基区120是在半导体区10的上部的一部分选择性掺杂硼(B)等形成的。另外，在元件区101上形成基区120的工序中，能够在外周区102上形成场限制区30。
源区130呈岛状形成于基区120的内侧。源区130在半导体区10的上表面露出。
栅电极140经由栅极绝缘膜150配置于半导体区10的上方和源区130的上方。由此，在面对栅电极140的源区130上形成通道。栅电极140例如为多晶硅膜。栅极绝缘膜150例如为硅氧化膜。
源电极160是用于向源区130注入电子的电极。源电极160与基区120和源区130欧姆连接。漏电极170配置于基板110的另一个主面112上。
图3示出了平坦型的MOS结构，也可以置换为沟道栅型的MOS结构。
柱状区20的形成方法大致可分为2种。一种为堆积多层外延层的“多层外延层方式”，另一种是在沿纵长方向较深地蚀刻Si层而形成的槽(沟道)中嵌入外延层的“深沟道方式”。在图1、图3中，示出了通过应用了图5的(a)～图5的(e)所示的半导体区10的形成方法的多层外延层方式形成柱状区20的例子。因此，柱状区20沿着深度方向具有多个凹槽部位。即，与沿着柱状区20的表面延伸的方向垂直方向的剖面是在深度方向上连接多个团块状区的形状。
如图5的(a)所示，在形成了第1导电类型的第1外延层501之后，使用形成了离子注入开口部611的注入用掩模610，将第2导电类型的杂质离子注入第1外延层501的规定的区上。例如，设离子注入开口部611的宽度t1为0.4μm，将硼(B)作为p型杂质注入n型的第1外延层501。
接着，如图5的(b)所示，使用形成了离子注入开口部621的注入用掩模620，将第1导电类型的杂质离子注入第1外延层501。例如，设离子注入开口部621的宽度t2为0.4μm，将磷(P)作为n型杂质注入n型的第1外延层501。此后，通过退火工序，如图5的(c)所示在第1外延层501内形成第2导电类型的半导体区510。
接着，如图5的(d)所示，在第1外延层501上形成第1导电类型的第2外延层502。此时，半导体区510通过热扩散而扩散。然后，通过整体扩散工序，如图5的(e)所示，半导体区510形成为团块状。
此后，与上述内容同样地，使用注入用掩模610将第2导电类型的杂质离子注入第2外延层502，使用注入用掩模620将第1导电类型的杂质离子注入第2外延层502。然后，与参照图5的(c)～图5的(e)说明的方法同样地，形成半导体区510。
通过重复进行以上的工序，从而在各工序中形成的半导体区510进一步扩散并连接，形成柱状区20。
另外，根据上述的形成方法，向第1导电类型(例如n型)的外延层不仅注入第2导电类型(例如p型)的杂质离子，还会注入第1导电类型的杂质离子。例如，不仅图4所示的晶胞200的p型的柱状区20，n型的周边区21也形成为基于离子注入的柱状区。由此，可获得能够易于调整SJ结构的杂质总量比的效果。
另外，半导体装置1的耐压的大小还依赖于晶胞200的单元间距D。为了获得稳定的耐压结构，需要半导体区10的厚度(外延层厚度)的最低4倍以上的单元间距D。通过该重复距离以及对场限制区30的连接场板电极50的附加，能够提升半导体装置1的耐压。
下面，说明作为FET的半导体元件100的导通状态。向漏电极170与源电极160之间施加漏电极170的电位比源电极160的电位高的电压。在该状态下若向栅电极140施加阈值以上的电压，则载离子(电子)蓄积于与栅电极140相对的区的基区120上。由此，通道形成于基区120。其结果，从源电极160注入的载离子在源区130、基区120的通道、半导体区10和基板110进行传播，到达漏电极170。即，电流从漏电极170流向源电极160。
接着，说明半导体元件100为截止状态的情况。在截止状态下，在元件区101和外周区102上，耗尽层在柱状区20之间扩散。由此，在元件区101的外周的电场集中得以控制住。即，如上所述，通过与场限制区30和场限制区30连接的连接场板电极50缓和电场集中。
如图3所示，仅与元件区101最接近的场限制区30与源电极160电连接，该源电极160是形成于元件区101的半导体元件100的一个主电极。另一方面，外周场板电极60在外周区102的外缘部与外缘电极70连接。外缘电极70与作为半导体元件100的另一个主电极的漏电极170电连接。另外，外缘场板电极80与外缘电极70连接，且配置于绝缘膜40上。
因此，基于连接场板电极50的配置方式，外周区102的源电极160与漏电极170间的电压分割方式也会发生变化，能够任意控制各场限制区30的电位。在向源电极160与漏电极170之间施加高电压的情况下，外周区102的表面电位被场限制区30和连接场板电极50控制而逐渐降低。在外周区102的外缘，电压充分降低，因而并非通过SJ结构，而能够通过在场限制区30上连接外周场板电极60的结构确保耐压。
图6示出模拟向半导体装置1施加686V的漏极-源极间电压Vds时的电位分布的结果。图6的从左上端的源电极160到右上端的外缘电极70为平缓的电位分布。另外，n型的半导体区10的杂质浓度为4E15cm-3。
图7是模拟施加686V的漏极-源极间电压Vds时的半导体装置1内部的离子化分布的结果。图7示出终端部为崩溃状态的离子化的分布，由此可知在半导体装置1的何处正在大量产生电子·空穴对。应该注意的是，离子化的场所为与左上端的源电极160的结部位，而且在与源电极160的结部位以外未在表面进行离子化。若在未连接源电极160的场限制区30的表面引起了离子化，则会在漏极-源极间电压Vds的波形产生软击穿。图7为理想的离子化的分布图，未产生表面的离子化。
图8表示模拟将连接场板电极50连接于场限制区30时的电位分布的结果，图9表示模拟不存在连接场板电极50时的电位分布的结果。此外，图10表示模拟将连接场板电极50与场限制区30连接时的离子化分布的结果，图11表示模拟不存在连接场板电极50时的离子化分布的结果。
基于模拟结果的研究，相对于将连接场板电极50与场限制区30连接时的耐压BVdss＝686V，不存在连接场板电极50时的耐压BVdss＝655V。即，通过将连接场板电极50与场限制区30连接而使得耐压提升。根据图9和图11可知，不存在连接场板电极50的情况下，各场限制区30的电场强度变高，在与源电极160的结部位以外会显著产生离子化现象。因此，在使柱状区20变细的SJMOS上，会在不存在连接场板电极50的终端部的漏极-源极间电压Vds的波形上产生软击穿。如上，将连接场板电极50与场限制区30连接是非常有效的。
另外，为了通过不同于半导体装置1的方法在配置了柱状区20的区的外侧的外缘区逐渐降低电位，例如可考虑在外缘区上的半导体区10的表面追加形成p型的低浓度扩散层(Resurf：降低表面电场)的方法。由此，在向半导体装置施加逆偏的情况下，能够在外缘区耗尽半导体区10的表面。然而，该低浓度扩散层的形成需要高温的加热工序。通过该加热工序使得柱状区20在横向扩散，导通电流流过的区变小。因此，会妨碍半导体装置的低导通电阻化。
对此，在半导体装置1中，能够在元件区101形成基区120，并同时形成场限制区30。即，能够通过半导体元件100的制造工序的一部分形成场限制区30。因此，无需在外周区102形成低浓度扩散层的工序等的高温的加热工序。因此，能够防止由于加热工序使得柱状区20在横向扩散，导通电流流过的半导体区10变小的情况。由此，能够实现半导体装置1的低导通电阻化。
例如，本发明人等实现了在晶胞200的单元间距D＝7μm形成宽度3μm左右的柱状区20。此时的外延层的总厚度为42μm。而且，作为每单位面积的导通电阻(A·Ron)可获得1.3Ω/mm2。
如上所述，在本发明的实施方式的半导体装置1中，以与相邻的一对场限制区中的一个场限制区30直接连接，与另一个场限制区30电容耦合的方式，将连接场板电极50配置于外周区102上。其结果，逆向偏压时的电场集中得以缓和，半导体装置1的耐压提升。此外，通过将外周场板电极60配置于外周区102的外缘区，从而能够防止在外周区102的外缘区上耗尽层急剧变化的情况。由此，能够有效缓和电场集中。
另外，为了实现低导通电阻，期望尽可能较细地维持柱状区20。因此，为了抑制基于热扩散的柱状区20的扩散，优选通过高温的加热工序较少的工艺形成半导体装置1。因此，通过较低的温度形成的多晶硅材非常适于与场限制区30连接的细微的连接场板电极50。
＜变形例＞
为了实现半导体装置1的低导通电阻化，优选柱状区20的宽度较小。这种情况下，若在所有的柱状区20的上端配置了场限制区30，则由于制造工序的精度的限制而场限制区30彼此可能接触。若场限制区30彼此接触，则无法实现电场集中的缓和，耐压会降低。因此，可以与一部分柱状区20的上端构成以未与场限制区30连接的方式未设置场限制区30的外周区102。
例如图12所示，可以从边界103朝外缘104交替配置与场限制区30连接的柱状区20以及以未与场限制区30连接的方式未设置场限制区30的柱状区20。由此，不会使场限制区30彼此接触，能够实现低导通电阻化。
例如，在单元间距D为3μm左右的情况下，不在一部分柱状区20连接场限制区30的结构是有效的。此外，在单元间距D为5～6μm的情况下，若要求高耐压，则优选配置不连接场限制区30的柱状区20，在场限制区30之间保持一定的距离。
(其他的实施方式)
如上所述通过实施方式描述了本发明，然而构成该公开内容的一部分的论述和附图不应被理解为用于限定本发明。根据该公开内容，本领域技术人员应能明确各种的代替实施方式、实施例和应用技术。
例如，上述内容示出了以多层外延层方式形成柱状区20的例子，也可以通过深沟道方式形成柱状区20。
如上，本发明当然还包括上述内容中未描述的各种实施方式等。因此，本发明的技术的范围应仅通过基于上述说明适当制作的权利要求书的发明特定事项加以确定。

Claims (9)

1.一种半导体装置，其具有形成了半导体元件的元件区和配置于所述元件区的周围的外周区，该半导体装置的特征在于，具有：
第1导电类型的半导体区，其形成于所述元件区和所述外周区；
第2导电类型的多个柱状区，它们在所述外周区的所述半导体区中形成为包围所述元件区的环状；
第2导电类型的多个场限制区，它们与至少一部分的所述柱状区的上部分别连接，且配置于所述外周区的所述半导体区的上表面；
绝缘膜，其覆盖所述场限制区而配置于所述外周区的所述半导体区上；以及
连接场板电极，其通过形成于所述绝缘膜的开口部与从所述元件区与所述外周区之间的边界朝所述外周区的外缘相邻配置的一对所述场限制区中的所述边界侧的场限制区接触，并且经由所述绝缘膜到达所述一对所述场限制区中的所述外缘侧的场限制区。
2.根据权利要求1所述的半导体装置，其特征在于，
从所述边界朝所述外缘配置多个所述连接场板电极，
所述场限制区和所述连接场板电极从所述边界朝所述外缘交替地电连接。
3.根据权利要求1或2所述的半导体装置，其特征在于，
该半导体装置还具有外周场板电极，该外周场板电极与最接近所述外缘的所述场限制区连接，
就从所述边界起的所述外缘方向上的长度而言，所述外周场板电极比所述连接场板电极长。
4.根据权利要求3所述的半导体装置，其特征在于，
最接近所述元件区的所述场限制区与在所述元件区形成的所述半导体元件的主电极电连接。
5.根据权利要求4所述的半导体装置，其特征在于，
一部分的所述柱状区未与所述场限制区连接。
6.根据权利要求5所述的半导体装置，其特征在于，
与所述场限制区连接的所述柱状区和未与所述场限制区连接的所述柱状区从所述边界起朝所述外缘交替地配置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述柱状区是在深度方向上连接多个团块状区而成的形状。
8.根据权利要求6所述的半导体装置，其特征在于，
与所述连接场板电极连接的所述场限制区和未与所述连接场板电极连接的所述场限制区混合存在于所述外周区。
9.根据权利要求8所述的半导体装置，其特征在于，
所述连接场板电极由多晶硅材料构成。
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