KR20140044256A - 핀 구조 상의 가드 링 - Google Patents

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KR20140044256A
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치아-신 후
민-창 리앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스는 반도체 기판, 반도체 기판 안으로 연장하는 격리 영역, 격리 영역의 상부 표면보다 높은 복수의 반도체 핀, 및 복수의 게이트 스택을 포함한다. 게이트 스택의 각각은 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상의 게이트 유전체, 및 게이트 유전체 위의 게이트 전극을 포함한다. 디바이스는 각각이 복수의 반도체 핀 중 2개의 이웃하는 반도체 핀 사이에 이들과 접촉하여 배치되는 복수의 반도체 영역을 더 포함한다. 디바이스는 각각이 복수의 반도체 영역 중 하나 위에 이에 전기적으로 연결되는 복수의 컨택 플러그를 더 포함한다. 전기적 접속은 복수의 게이트 스택의 게이트 전극과 복수의 반도체 영역을 전기적으로 상호접속시킨다.

Description

핀 구조 상의 가드 링{GUARD RINGS ON FIN STRUCTURES}
본 발명은 반도체 분야에 관한 것이다.
가드 링(guard ring)은 디바이스의 격리 영역(isolation region)으로서 집적 회로에 형성된다. 종래의 가드 링은 회로 디바이스를 둘러싸는 반도체 영역을 포함할 수 있다. 가드 링은 전원 공급 전압 VDD에 접속될 수 있거나, 또는 접지될 수 있다.
핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)를 채용한 집적 회로에서, 가드 링도 또한 핀 형상을 채용할 수 있다. 예를 들어, 일부 가드 링의 형성은, 리세스를 형성하도록 실리콘 핀을 에칭하고, 리세스에 실리콘 게르마늄을 에피텍셜 성장시키는 것을 포함한다. 성장된 실리콘 게르마늄은 가드 링을 형성한다. 가드 링은 통상적으로 길어서, 실리콘 게르마늄의 성장에 있어서 불균일(non-uniformity)이 생긴다. 그 결과, 성장된 실리콘 게르마늄의 일부 부분은 다른 부분보다 현저히 작은 두께를 가질 수 있다 . 따라서, 성장된 실리콘 게르마늄의 표면은 거칠 수 있다(rough). 이는 성장된 실리콘 게르마늄에서의 높은 저항 및 컨택 플러그의 열악한 안착(landing)을 초래하게 된다.
디바이스는 반도체 기판, 반도체 기판 안으로 연장하는 격리 영역, 격리 영역의 상부 표면보다 높은 복수의 반도체 핀, 및 복수의 게이트 스택을 포함한다. 게이트 스택의 각각은 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상의 게이트 유전체, 및 게이트 유전체 위의 게이트 전극을 포함한다. 디바이스는 각각이 복수의 반도체 핀 중 2개의 이웃하는 반도체 핀 사이에 이들과 접촉하여 배치되는 복수의 반도체 영역을 더 포함한다. 디바이스는 각각이 복수의 반도체 영역 중 하나 위에 이에 전기적으로 연결되는 복수의 컨택 플러그를 더 포함한다. 전기적 접속은 복수의 게이트 스택의 게이트 전극과 복수의 반도체 영역을 전기적으로 상호접속시킨다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 내지 도 6a는 일부 예시적인 실시예에 따라 가드 링을 제조하는데 있어서의 중간 단계들의 단면도 및 평면도이다.
도 6b 및 도 6c는 도 6a의 구조의 단면도이다.
도 7은 예시적인 실시예에 따른 예시적인 가드 링을 도시하며, 도 6a 내지 도 6c의 구조는 가드 링의 일부이다.
본 개시의 실시예를 이루고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며 본 개시의 범위를 한정하지 않는다.
가드 링 및 이의 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. 가드 링을 형성하는 중간 단계들이 예시된다. 실시예의 변형 및 동작이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1a를 참조하면, 집적 회로 구조가 형성된다. 집적 회로 구조는 기판(20)을 포함하며, 기판(20)은 벌크 반도체 기판 또는 SOI(Semiconductor-on-Insulator) 기판일 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 저농도 도핑될 수 있다. 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(22)과 같은 격리 영역이 기판(20)에 형성될 수 있고, 기판(20)의 상부 표면으로부터 기판(20) 안으로 연장할 수 있다. 핀(24)이 STI 영역(22)의 상부 표면 위에 형성된다. 핀(24)은 STI 영역(22)의 상부 부분을 제거함으로써 형성될 수 있으며, 그리하여 이웃하는 STI 영역(22) 사이의 반도체 재료의 부분이 핀(24)이 된다. 도 1a는 또한 STI 영역(22) 사이의 반도체 스트립(25)을 예시한다. 반도체 스트립(25)과 핀(24)은 실리콘과 같은 동일한 반도체 재료로 형성될 수 있다. 또한, 반도체 스트립(25)은 기판(20)의 일부일 수 있으며, 기판(20)의 벌크 기판 부분과 동일한 재료로 형성될 수 있는데, 벌크 기판 부분은 STI 영역(22) 아래에 있다. 일부 실시예에서, 반도체 스트립(25) 및 핀(24)의 각각은 도 1b에 도시된 바와 같이 링을 형성한다.
도 2를 참조하면, 복수의 게이트 스택이 형성되며, 각각은 게이트 유전체(26)의 하나 및 게이트 전극(28)의 하나를 포함한다. 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이 k 유전체 재료 등으로 형성될 수 있는 게이트 유전체(26)는 핀(24)의 상부 표면 및 측벽 상에 형성된다. 게이트 전극(28)은 게이트 유전체(26) 위에 형성된다. 게이트 전극(28)은 폴리실리콘, 금속, 금속 합금, 금속 실리사이드 등과 같은 전도성 재료로 형성될 수 있다. 게이트 전극(28)이 폴리실리콘으로 형성되는 실시예에서, 실리콘 질화물 층과 같은 하드 마스크가 게이트 전극(28)의 각각 위에 형성될 수 있다. 도 2에는 예시되지 않았지만, 도 6b 및 도 6c에 도시되어 있는 게이트 스페이서(29)가 또한 게이트 전극(28)의 대향 측벽 상에 형성된다. 일부 실시예에서, 이웃하는 게이트 전극(28) 사이의 간격 D1은 약 0.2 ㎛보다 더 작고, 약 0.05 ㎛와 약 0.2 ㎛ 사이일 수 있지만, 더 크거나 더 작은 간격이 사용될 수 있다. 그러나, 본 명세서 전반에 걸쳐 이용되는 치수는 단지 예일 뿐이며 다른 값으로 바뀔 수 있다는 것을 알아야 한다.
명확하게 하기 위해, 예시된 실시예에는 3개의 게이트 스택만 예시되어 있다. 그러나, 실시예에서, 실제로 핀(24)의 반도체 링에 걸쳐 분포되는 많은 게이트 스택이 존재할 수 있으며, 게이트 스택이 도 7에 도시되어 있다. 이웃하는 게이트 스택 사이의 간격 D1은 또한 원하는 범위를 넘지 않도록 제어된다.
도 3을 참조하면, 게이트 유전체(26), 게이트 전극(28), 및 게이트 스페이서(29)(도 6b 및 도 6c)에 의해 커버되지 않는 핀(24)의 노출된 부분이 제거되며(리세싱됨(recessed)), 핀(24)의 커버된 부분은 제거되지 않는다. 제거는 건식 에칭 단계를 통해 수행될 수 있다. 핀(24)의 제거된 부분에 의해 남은 공간은 이하 리세스(recess)(30)라 지칭된다. 리세스(30)는 STI 영역(22)의 상부 표면보다 낮은 바닥을 가질 수 있다. 그 결과, 반도체 스트립(25)의 일부도 또한 제거되고, 남아있는 반도체 스트립(25)의 상부 표면이 노출된다. 대안의 실시예에서, 리세스(30)의 바닥은 STI 영역(22)의 상부 표면보다 낮다.
다음으로, 도 4에 도시된 바와 같이, 에피텍시 반도체 영역(36)이 에피텍시를 통해 도 3의 리세스(30)로부터 성장된다. 에피텍시 반도체 영역(36)은 핀(24)(도 1)의 격자 상수 및/또는 반도체 스트립(25)의 격자 상수와 상이한 격자 상수를 갖는다. 일부 실시예에서, 에피텍시 반도체 영역(36)은 실리콘 게르마늄(SiGe)을 포함한다. 대안의 실시예에서, 에피텍시 반도체 영역(36)은 탄화규소(SiC)를 포함한다. 에피텍시 반도체 영역(36)은 화학적 기상 증착(CVD; Chemical Vapor Deposition) 방법의 하나를 사용하여 형성될 수 있다. 게르마늄 함유 에피텍시 반도체 영역(36)을 형성하기 위한 전구체는 SiH4 및 GeH4와 같은 Si 함유 가스 및 Ge 함유 가스를 포함할 수 있고, Si 함유 가스 및 Ge 함유 가스의 부분 전구체는 게르마늄 대 실리콘의 원자비를 변경하도록 조정된다. 일부 실시예에서, 에피텍시 반도체 영역(36)에서의 게르마늄의 원자 비율은 약 20 원자 퍼센트보다 더 크다. 대안으로서, 에피텍시 반도체 영역(36)은 탄소의 원자 비율이 예를 들어 3퍼센트보다 더 큰 SiC를 포함한다. 에피텍시 반도체 영역(36)은 실시예에 따르면 핀(24)을 따라 가드 링을 형성할 수 있다. 반도체 영역(36) 및 핀(24)으로 형성된 가드 링은 일부 실시예에 따라 그 안에 끊어짐이 없는 완전한 링일 수 있다.
에피텍시 반도체 영역(36)을 형성하기 위한 에피텍시 동안, 붕소와 같은 p 타입 불순물, 또는 인과 같은 n 타입 불순불이 에피텍시의 진행에 따라 도핑될 수 있다. 예를 들어, 에피텍시 반도체 영역(36)이 SiGe를 포함할 때, p 타입 불순물이 도핑된다. 그렇지 않은 경우, 에피텍시 반도체 영역(36)이 SiC를 포함할 때, n 타입 불순물이 도핑된다. p 타입 또는 n 타입 불순물의 불순물 농도는 약 1 x 1019 /cm3 내지 약 1x1021 /cm3 사이일 수 있다. 대안의 실시예에서, 어떠한 p 타입 및 n 타입 불순물도 인시추(in-situ) 도핑되지 않는다. 대신에, 에피텍시 반도체 영역(36)의 형성 후에 주입을 통해 에피텍시 반도체 영역(36) 안으로 불순물이 도핑된다.
상이한 표면 평면 상의 상이한 성장 속도로 인해, 에피텍시 반도체 영역(36)의 성장은 수평 성장 및 수직 성장을 포함한다. 따라서, 도 4에 도시된 바와 같이, 면(facet)이 에피텍시 반도체 영역(36)의 표면인 것으로 형성된다. 이웃하는 리세스로부터 성장된 에피텍시 반도체 영역(36)은 서로 병합되어 큰 에피텍시 영역을 형성할 수 있다.
에피텍시 반도체 영역(36)의 형성 후에, 에피텍시 반도체 영역(36)의 상부 표면 상에 실리사이드 영역(38)(도 4에는 도시되지 않음, 도 6b 및 도 6c 참조)이 형성될 수 있다. 다음으로, 도 5를 참조하면, 금속 컨택 플러그(40)가 에피텍시 반도체 영역(36) 위에 형성되고 에피텍시 반도체 영역(36)에 전기적으로 접속된다. 금속 컨택 플러그(40)는 도 6b 및 도 6c에 도시된 바와 같이 실리사이드 영역(38) 위에 있으며 이와 접촉할 수 있다. 금속 플러그(40)는 원래 핀(24)(도 1에서와 같은)의 길이 방향(예시된 Y 방향)에 수직인 길이 방향(도 5의 예시된 X 방향)을 가질 수 있다. 또한, 금속 컨택 플러그(40)는 또한 STI 영역(22) 상에 안착하는(landing) 부분을 포함할 수 있다.
일부 실시예에서, 게이트 전극(28)은 최종 가드 링에 남는다. 대안의 실시예에서, 게이트 전극(28)이 제거되고 금속 게이트로 대체될 수 있으며, 금속 게이트는 대체 게이트(replacement gate)로 지칭된다. 대체 게이트를 형성하기 위한 공정은, 제1 층간 유전체(ILD; Inter-Layer Dielectric)(42)(도 5에는 도시되지 않음, 도 6b 및 도 6c에 도시됨)를 형성하고, 게이트 전극(28) 및 위의 하드 마스크(만약 있다면)를 제거하여 리세스를 형성하고, 제거된 게이트 전극(28)에 의해 남은 결과의 리세스를 채우도록 금속을 증착하고, 금속을 연마하여 대체 게이트를 형성하는 것을 포함할 수 있다. 설명 전반에 걸쳐, 대체 게이트는 만약 있다면, 게이트 전극(28)으로도 지칭된다.
도 6a는 게이트 전극(28) 위에 그리고 게이트 전극(28)에 전기적으로 접속된 컨택 플러그(44)의 형성을 예시한다. 도 6b 및 도 6c는 도 6a에서의 구조의 단면도를 예시하며, 단면도는 도 6a에서 각각 수직면 절단선 6B-6B 및 6C-6C로부터 얻어진다. 도 6b는 반도체 스트립(25)의 남은 부분을 교차하는 평면을 예시하며, 에피텍시 반도체 영역(36)은 반도체 스트립(25) 위에 반도체 스트립(25)과 접촉하여 형성된다. STI 영역(22)(도 6b의 평면에서는 아님, 도 6a 및 도 6c 참조)의 바닥 표면은 22A로 표기된다. 컨택 플러그(40)는 에피텍시 반도체 영역(36) 위에 있으며 에피텍시 반도체 영역(36)에 전기적으로 접속되고, 금속 라인(46)에 더 접속될 수 있다. 금속 라인(46)은 또한 게이트 컨택 플러그(44)를 통해 게이트 전극(28)에 전기적으로 연결될 수 있으며, 이는 도 6b의 평면에서는 없으므로 점선을 사용하여 예시된다. 집적 회로의 동작 동안, 전압 VGR이 금속 라인(46)에 인가된다. 따라서, 에피텍시 반도체 영역(36)과 게이트 전극(28)에는 전압 소스(48)에 의해 발생되는 동일한 전압 VGR이 인가된다.
일부 실시예에서, 에피텍시 반도체 영역(36)은 p 타입 불순물로 도핑되고, 실리콘 게르마늄을 포함할 수 있다. 따라서, 전압 VGR은 음의 전압일 수 있다. 대안으로서, 전압 VGR은 VSS와 같다. 따라서, 게이트 유전체(26)에 의해 중첩되고 이와 접촉하는 영역(50)으로 정공이 끌려 영역(50)에 축적된다. 따라서, 영역(50)은 p 타입 채널이 되며, 여기에서 홀(화살표 53으로 나타냄)이 흐를 수 있다. 게이트 전극(28) 아래의 영역은 그에 따라 전압 VGR에 접속되고, 따라서 도 7에 도시된 바와 같이 결과적인 가드 링의 일부를 형성한다. 또한, 핀(24)의 p 타입 채널(50)을 통해, 복수의 p 타입 에피텍시 반도체 영역(36)은 연속적인 가드 링을 형성하도록 상호접속된다. 이들 실시예에서, 웰 영역(52)은 p 타입 에피텍시 반도체 영역(36)이 위치되어 있는 p 웰 영역으로서 형성된다. p 타입 에피텍시 반도체 영역(36)은 p 웰 영역(52)과 더 접촉하며, 그리하여 전압 VGR이 p 웰 영역(52)에도 인가된다.
대안의 실시예에서, 에피텍시 반도체 영역(36)은 n 타입 불순물로 도핑되며, 탄화규소를 포함할 수 있다. 따라서, 전압 VGR은 양의 전압일 수 있고, 이는 전원 공급 전압 VDD일 수 있다. 게이트 유전체(26)와 중첩되고 이와 접촉하는 영역(50)으로 전자가 끌려 영역(50)에 축적된다. 영역(50)은 전자(화살표 53으로 나타냄)가 흐를 수 있는 n 타입 채널이 된다. 그러므로, 게이트 전극(28) 아래의 영역은 또한 전압 VGR로 접속되며, 따라서 결과적인 가드 링의 일부를 형성한다. 또한, 핀(24)의 n 타입 채널(50)을 통해, 복수의 n 타입 에피텍시 반도체 영역(36)은 상호접속되어 연속적인 가드 링을 형성한다. 이들 실시예에서, 웰 영역(52)은 n 타입 에피텍시 반도체 영역(36)이 위치되어 있는 n 웰 영역으로서 형성된다. n 타입 에피텍시 반도체 영역(36)은 또한 n 웰 영역(52)과 접촉하며, 그리하여 전압 VGR이 n 웰 영역(52)에 인가될 수 있다.
도 6c는 게이트 전극(28) 및 컨택 플러그(40)가 또한 STI 영역(22)과 중첩함을 예시한다. 게이트 유전체(26)가 게이트 전극(28)과 STI 영역(22) 사이에 연장하는 것으로서 예시되어 있지만, 대안의 실시예에서 게이트 유전체(26)는 또한 예시된 평면으로 연장하지 않을 수도 있다. 예시된 에피텍시 반도체 영역(36)은 측방 성장에 의해 형성되므로 예시된 평면에서 얇다. 도 6c에 도시된 바와 같이, 전압 VGR이 복수의 게이트 전극(28) 및 복수의 금속 컨택(40)에 인가될 수 있으며, 이들은 금속 라인(46)을 통해 상호접속되어 있다.
도 7은 실시예에 따른 가드 링(54)의 평면도를 예시한다. 도 6a에 도시된 구조는 가드 링(54)의 4개 면을 형성하는 4개 부분을 포함하도록 재현될 수 있다. 일부 실시예에서, 가드 링(54)의 모든 게이트 전극(28)이 상호접속되고 그리고/또는 동일 전압이 인가된다. 모든 컨택 플러그(40)는 상호접속될 수 있고 그리고/또는 동일 전압이 인가될 수 있다. 또한, 모든 게이트 전극(28)은 모든 컨택 플러그(40)에 접속될 수 있고 그리고/또는 동일 전압이 인가될 수 있다. 핀(24)(도 6a)과 에피텍시 반도체 영역(36)은 하나 또는 복수의 반도체 링을 형성하도록 상호접속되며, 핀(24)과 에피텍시 반도체 영역(36)은 교대(alternating) 패턴으로 할당된다. 복수의 반도체 링은 완전한 링일 수 있지만, 그 안에 끊어짐을 가질 수도 있다.
가드 링(54)은 영역을 둘러쌀 수 있는데, 영역은 직사각형 평면도 형상 또는 임의의 기타 적용가능한 형상을 가질 수 있다. MOS 디바이스(56)는 가드 링(54)에 의해 둘러싸인 영역에 형성된다. 일부 실시예에서, MOS 디바이스(56)는 FinFET이다. 대안으로서, MOS 디바이스(56)의 핀, 게이트 유전체, 게이트 전극, 소스 및 드레인 영역 등은 핀(24)(도 1a), 게이트 유전체(26)(도 6a), 게이트 전극(28), 및 에피텍시 영역(36)이 각각 형성될 때 동시에 형성될 수 있다.
실시예에서, 핀(24)의 에칭 및 에피텍시 반도체 영역(36)의 에피텍시 전에 핀(24)의 일부를 커버하도록 게이트 유전체(26)(도 6a), 게이트 전극(28), 및 게이트 스페이서(29)를 형성함으로써, 이산 에피텍시 반도체 영역(36)의 각각의 길이 D1(도 2)은 감소된다. 따라서 에피텍시 반도체 영역(36)의 성장은 보다 나은 균일도를 갖는다. 이어서 이는 가드 링의 불균일 감소 및 가드 링의 컨택 저항 감소로 이어진다.
실시예에 따르면, 디바이스는 반도체 기판, 반도체 기판 안으로 연장하는 격리 영역, 격리 영역의 상부 표면보다 높은 복수의 반도체 핀, 및 복수의 게이트 스택을 포함한다. 게이트 스택의 각각은 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상의 게이트 유전체, 및 게이트 유전체 위의 게이트 전극을 포함한다. 디바이스는 복수의 반도체 영역을 더 포함하며, 각각의 반도체 영역은 복수의 반도체 핀 중 2개의 이웃하는 반도체 핀 사이에 이와 접촉하여 배치된다. 디바이스는 복수의 컨택 플러그를 더 포함하며, 각각의 컨택 플러그는 복수의 반도체 영역 중 하나 위에 있으며 이에 전기적으로 연결된다. 전기적 접속은 복수의 반도체 영역과 복수의 게이트 스택의 게이트 전극을 전기적으로 상호접속시킨다.
다른 실시예에 따르면, 디바이스는 반도체 기판, 반도체 기판 안으로 연장하는 격리 영역, 및 반도체 기판의 일부를 둘러싸는 반도체 링을 포함한다. 반도체 링은 격리 영역의 상부 표면보다 높은 복수의 반도체 핀, 및 복수의 반도체 핀과 접촉하는 복수의 에피텍시 반도체 영역을 포함한다. 복수의 에피텍시 반도체 영역 및 복수의 반도체 핀은 교대 패턴으로 할당된다. 디바이스는 각각이 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상에 있는 복수의 게이트 유전체, 및 각각이 복수의 게이트 유전체 중 하나 위에 있는 복수의 게이트 전극을 더 포함한다. 복수의 컨택 플러그가 형성되며, 각각은 복수의 에피텍시 반도체 영역 중 하나 위에 있으며 이에 전기적으로 연결된다.
또 다른 실시예에 따르면, 방법은 반도체 핀 위에 게이트 스택을 형성하는 것을 포함하며, 반도체 핀은 링을 형성한다. 리세스를 형성하도록 게이트 스택에 의해 커버되지 않는 반도체 핀의 일부가 에칭된다. 방법은 리세스로부터 에피텍시 반도체 영역을 성장시키도록 에피텍시를 수행하고, 에피텍시 반도체 영역 위에 이에 전기적으로 연결되는 제1 컨택 플러그를 형성하고, 게이트 스택 위에 이에 전기적으로 연결되는 제2 컨택 플러그를 형성하는 것을 포함한다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의된 실시예의 진정한 의미 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 및 방법 및 단계의 특정 실시예에 한정되고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하는 또는 추후에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합은 본 개시의 범위 내에 속한다.
20: 기판 22: STI 영역
24: 핀 25: 반도체 스트립
26: 게이트 유전체 28: 게이트 전극
29: 게이트 스페이서 30: 리세스
36: 에피텍시 반도체 영역 38: 실리사이드 영역
40, 44: 컨택 플러그 46: 금속 라인
48: 전압 소스 54: 가드 링
56: MOS 디바이스

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 안으로 연장하는 격리 영역;
    상기 격리 영역의 상부 표면보다 높은 복수의 반도체 핀;
    복수의 게이트 스택으로서, 각각이, 상기 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상의 게이트 유전체, 및 상기 게이트 유전체 위의 게이트 전극을 포함하는, 복수의 게이트 스택;
    각각이 상기 복수의 반도체 핀 중 2개의 이웃하는 반도체 핀 사이에 이들과 접촉하여 배치되는 복수의 반도체 영역;
    각각이 상기 복수의 반도체 영역 중 하나 위에 이에 전기적으로 연결되는 복수의 컨택 플러그; 및
    상기 복수의 게이트 스택의 게이트 전극과 상기 복수의 반도체 영역을 전기적으로 상호접속시키는 전기적 접속을 포함하는 디바이스.
  2. 청구항 1에 있어서, 상기 반도체 기판에서의 웰(well) 영역을 더 포함하고, 상기 복수의 반도체 영역은 상기 웰 영역과 동일한 전도성 타입을 가지며 상기 웰 영역과 접촉하는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 복수의 게이트 스택의 게이트 전극과 상기 복수의 반도체 영역에 동일한 전압을 인가하도록 구성된 전압 소스를 더 포함하는 디바이스.
  4. 반도체 기판;
    상기 반도체 기판 안으로 연장하는 격리 영역;
    상기 반도체 기판의 일부를 둘러싸는 반도체 링(ring)으로서, 상기 격리 영역의 상부 표면보다 높은 복수의 반도체 핀, 및 상기 복수의 반도체 핀과 접촉하는 복수의 에피텍시 반도체 영역을 포함하고, 상기 복수의 에피텍시 반도체 영역과 상기 복수의 반도체 핀은 교대(alternating) 패턴으로 할당되는 것인, 반도체 링;
    각각이 상기 복수의 반도체 핀 중 하나의 상부 표면 및 측벽 상에 있는 복수의 게이트 유전체;
    각각이 상기 복수의 게이트 유전체 중 하나 위에 있는 복수의 게이트 전극; 및
    각각이 상기 복수의 에피텍시 반도체 영역 중 하나 위에 있으며 이에 전기적으로 연결되는 복수의 컨택 플러그를 포함하는 디바이스.
  5. 청구항 4에 있어서, 상기 반도체 링에 의해 둘러싸이는 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)를 더 포함하는 디바이스.
  6. 청구항 4에 있어서, 상기 반도체 기판에서의 웰 영역을 더 포함하고, 상기 복수의 반도체 영역과 상기 웰 영역은 동일한 전도성 타입을 가지며, 서로 접촉하는 것인 디바이스.
  7. 반도체 핀 - 상기 반도체 핀은 링(fing)을 형성함 - 위에 게이트 스택을 형성하는 단계;
    리세스를 형성하도록 상기 게이트 스택에 의해 커버되지 않는 상기 반도체 핀의 일부를 에칭하는 단계;
    상기 리세스로부터 에피텍시 반도체 영역을 성장시키도록 에피텍시를 수행하는 단계;
    상기 에피텍시 반도체 영역 위에 이에 전기적으로 연결되는 제1 컨택 플러그를 형성하는 단계; 및
    상기 게이트 스택 위에 이에 전기적으로 연결되는 제2 컨택 플러그를 형성하는 단계를 포함하는 방법.
  8. 청구항 7에 있어서, 상기 제1 컨택 플러그와 상기 제2 컨택 플러그를 전기적으로 상호접속시키도록 전기적 접속을 형성하는 단계를 더 포함하는 방법.
  9. 청구항 7에 있어서,
    상기 게이트 스택을 형성하는 단계가 수행될 때, 상기 반도체 핀 위에 복수의 게이트 스택을 동시에 형성하는 단계;
    상기 반도체 핀의 일부를 에칭하는 단계가 수행될 때, 상기 복수의 게이트 스택 중 이웃하는 게이트 스택 사이에 복수의 리세스를 형성하도록 상기 반도체 핀의 복수의 일부들을 에칭하는 단계;
    상기 에피텍시가 수행될 때, 상기 복수의 리세스로부터 복수의 에피텍시 반도체 영역을 동시에 성장시키는 단계;
    상기 복수의 에피텍시 반도체 영역의 각각 위에 이에 전기적으로 연결되는 복수의 제3 컨택 플러그를 형성하는 단계; 및
    상기 복수의 게이트 스택 위에 이에 전기적으로 연결되는 복수의 제4 컨택 플러그를 형성하는 단계를 더 포함하는 방법.
  10. 청구항 9에 있어서, 상기 복수의 제3 컨택 플러그와 상기 복수의 제4 컨택 플러그를 상호접속시키도록 전기적 접속을 형성하는 단계를 더 포함하는 방법.
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