CN106952901B - 静电放电保护结构及其形成方法 - Google Patents

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Abstract

一种静电放电保护结构及其形成方法，本发明通过在第一区域和第二区域内设置支撑栅结构，形成所述介质层的过程中，以及在所述基底其他区域形成半导体结构的过程中，所述支撑栅结构提高了所述第一区域和所述第二区域研磨工艺的稳定性。在进行化学机械研磨工艺的过程中，通过所述支撑栅结构的支撑，位于第一区域和第二区域的介质层表面不易发生凹陷，从而扩大了所述化学机械研磨的工艺窗口，提高了半导体器件制造的良品率。

Description

静电放电保护结构及其形成方法
技术领域
本发明涉及半导体领域，特别涉及一种静电放电保护结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，经常通过在芯片中设置静电放电(ESD，ElectrostaticDischarge)保护结构以减少芯片损伤。
现有的静电放电保护电路的设计和应用包括：栅接地N型场效应晶体管(GateGrounded NMOS，简称GGNMOS)保护电路、浅沟槽隔离结构二极管(STI diode)保护电路、栅控二极管(Gated diode)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。
图1是现有技术中一种静电放电保护结构的结构示意图。
所述静电放电保护结构由浅沟槽隔离结构二极管构成，包括：衬底10，所述衬底10内具有N型阱区11；位于N型阱区11内的隔离结构12；位于隔离结构12两侧的N型区13n和P型区13p。其中所述P型区13p接地端，静电电压输入所述N型区13n。
所述P型区13p与所述N型阱区11构成PN结，所述静电电压自N型区13n输入，所述P型区13p与地端相连。当静电电压反向击穿所述PN结时，静电电荷能够自N型区13n经N型阱区11和P型区13p释放至地端。
但是，现有技术中的静电放电保护结构存在制造良品率低、性能不稳定的问题。
发明内容
本发明解决的问题是提供一种静电放电保护结构及其形成方法，以提高所述静电放电保护结构的制造良品率，提高器件稳定性。
为解决上述问题，本发明提供一种静电放电保护结构，包括：
基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；位于所述基底中的阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；位于所述第一区域基底上的第一鳍部以及位于所述第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部中具有第二类型掺杂离子；覆盖第一区域和第二区域之间阱区、第一鳍部以及第二鳍部的介质层；形成于所述介质层中的支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；形成于所述介质层中的导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，所述第二导电结构与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
相应的，本发明还提供一种静电放电保护结构的形成方法，包括：
形成基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；在所述基底内形成阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；形成位于第一区域基底上的第一鳍部以及位于第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部内具有第二类型掺杂离子；形成支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；在所述第一区域和第二区域之间阱区上、第一鳍部、第二鳍部以及支撑栅结构之间形成介质层，所述支撑栅结构位于所述介质层中；在所述介质层中形成导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，所述第二导电结构与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在第一区域和第二区域内设置支撑栅结构，形成所述介质层的过程中，以及在所述基底其他区域形成半导体结构的过程中，所述支撑栅结构提高了所述第一区域和所述第二区域研磨工艺的稳定性。在进行化学机械研磨工艺的过程中，通过所述支撑栅结构的支撑，位于第一区域和第二区域的介质层表面不易发生凹陷，从而扩大了所述化学机械研磨的工艺窗口，提高了半导体器件制造的良品率。
在本发明的可选方案中，所述静电放电保护结构还可以包括位于第一支撑栅两侧第一鳍部内的第一外延层以及位于所述第二支撑栅两侧第二鳍部内的第二外延层。由于所述支撑栅结构的隔离作用，使所述第一外延层和所述第二外延层分布在支撑栅结构之间，从而可以避免在所述静电放电保护结构表面形成大面积外延层，避免了静电荷在所述静电放电保护结构表面集聚，从而提高了所形成静电放电保护结构的性能。
附图说明
图1是现有技术中一种静电放电保护结构的结构示意图；
图2是现有技术中一种静电放电保护结构的结构示意图；
图3至图6是本发明所提供静电放电保护结构一实施例的结构示意图。
具体实施方式
由背景技术可知，现有技术中的静电放电保护结构存在制造良品率较低、性能不稳定的问题。现结合现有技术中的静电放电保护结构的结构分析其制造良品率低、性能不稳定问题的原因：
参考图2，示出了现有技术中一种静电放电保护结构的结构示意图。
所述静电放电保护结构由浅沟槽隔离结构二极管构成，包括：
基底20，所述基底20包括第一区域20a和第二区域20b，所述第一区域20a和第二区域20b之间具有预设距离；位于所述基底20内的阱区21，所述阱区21覆盖所述第一区域20a、第二区域20b以及所述第一区域20a和第二区域20b之间的区域；位于所述第一区域20a基底20上的第一鳍部22a以及位于所述第二区域20b基底20上的第二鳍部22b，所述第一鳍部22a中具有P型掺杂区22p，所述第二鳍部22b中具有N型掺杂区22n；覆盖第一区域20a和第二区域20b之间阱区21、第一鳍部22a以及第二鳍部22b的介质层24。
所述P型掺杂区22p与所述N型阱区21构成PN结，所述静电电压自N型掺杂区22n输入，所述P型掺杂区22p与地端相连。当静电电压反向击穿所述PN结时，静电电荷能够自N型掺杂区22n经N型阱区21和P型掺杂区22p释放至地端。
在形成所述静电放电保护结构时，形成所述介质层24或者所述基底上形成静电放电保护结构之外其他半导体结构的步骤，常常需要进行化学机械研磨工艺，以获得平整的工艺表面。在进行化学机械研磨过程中，所述介质层容易发生凹陷，从而影响所形成介质层的质量，进而影响所述介质层的电隔离性能，影响所形成静电放电保护结构的制造良品率。
为解决所述技术问题，本发明提供一种静电放电保护结构的形成方法，包括：
基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；位于所述基底中的阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；位于所述第一区域基底上的第一鳍部以及位于所述第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部中具有第二类型掺杂离子；覆盖第一区域和第二区域之间阱区、第一鳍部以及第二鳍部的介质层；形成于所述介质层中的支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；形成于所述介质层中的导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，所述第二导电结构与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
本发明通过在第一区域和第二区域内设置支撑栅结构，形成所述介质层的过程中，以及在所述基底其他区域形成半导体结构的过程中，所述支撑栅结构提高了所述第一区域和所述第二区域研磨工艺的稳定性。在进行化学机械研磨工艺的过程中，通过所述支撑栅结构的支撑，位于第一区域和第二区域的介质层表面不易发生凹陷，从而扩大了所述化学机械研磨的工艺窗口，提高了半导体器件制造的良品率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图6，示出了本发明所提供静电放电保护结构一实施例的结构示意图。
如图3至图6所示，其中图4是图3中沿AA线的剖视图，图5是图3中沿BB线的剖视图，图6是图3中沿CC线的剖视图。
所述静电放电保护结构包括：
基底100，所述基底100包括第一区域100a和第二区域100b，所述第一区域100a和第二区域100b之间具有预设距离。
本实施例中，所形成的静电放电保护结构由浅沟槽隔离结构二极管构成。
所述基底100用于后续半导体工艺的操作平台。所述第一区域100a用于形成所述浅沟槽隔离结构二极管的阳极；所述第二区域100b用于形成所述浅沟槽隔离结构二极管的阴极。
本实施例中，所述阳极接地，即所述第一区域100a接地，用于接收第一偏压；所述阴极与静电放电端相连，用于接收第二偏压，所述第一偏压和所述第二偏压不相等。在释放静电时，电流自第二区域100b流入，自第一区域100a流出，以实现静电电荷的释放。
所述基底100的材料选自单晶硅、多晶硅或者非晶硅；所述基底100也可以选自硅、锗、砷化镓或硅锗化合物；所述基底100还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述基底100的材料为单晶硅，
所述第一区域100a和第二区域100b之间具有预设距离，以实现浅沟槽隔离结构二极管两极之间的电隔离。如果所述第一区域100a和第二区域100b之间预设距离太小，则会影响所述第一区域100a和所述第二区域100b之间的电隔离性能；如果所述第一区域100a和第二区域100b之间预设距离太大，则不利于减小所形成静电放电保护结构的体积，不利于提高器件集成度。本实施例中，所述第一区域100a和第二区域100b之间预设距离在0.2μm到1μm范围内。
本实施例中，所述第二区域100b包围第一区域100a，以使静电荷自第二区域100b流入后，完全在被第二区域100b包围的第一区域100a内集中输出，从而可以避免静电荷对基底100其他区域的器件造成损伤，提高了所形成静电放电保护结构的保护能力。
但是需要说明的是，使所述第二区域100b包围第一区域100a的做法仅为一示例，本发明其他实施例中，所述第二区域也可以平行于所述第一区域，本发明对此不做限制。
此外，为了提高器件密度，提高器件集成度，本实施例中，所述第一区域100a为方形，所述第二区域100b为方环形，且所述第一区域100a位于所述第二区域100b中心。
位于所述基底100中的阱区101，所述阱区101覆盖所述第一区域100a、第二区域100b以及所述第一区域100a和第二区域100b之间的区域。
所述阱区101在第一区域100a和第二区域100b的基底100中连通，使得所述第一区域100a和第二区域100b在基底100内导通，从而使静电电流能够经所述阱区101实现释放。具体的，可以通过离子注入方式在所述基底100内形成所述阱区101。
本实施例中，所述阱区101为N型阱区，即所述阱区101内具有N型掺杂离子。具体的，所述N型掺杂离子包括磷离子或砷离子。
位于所述第一区域100a基底100上的第一鳍部102a以及位于所述第二区域100b基底100上的第二鳍部102b，所述第一鳍部102a中具有第一类型掺杂离子，所述第二鳍部102b中具有第二类型掺杂离子。
所述第一鳍部102a用于构成浅沟槽隔离结构二极管的阳极，所述第二鳍部102b用于构成浅沟槽隔离结构二极管的阴极。所以所述第一类型离子与所述第二类型离子为反型离子。
本实施例中，所述阱区101为N型阱区，所以所述第一类型离子为所述第一类型离子为P型离子，所述第二类型离子为N型离子。具体的，所述P型离子包括硼离子或铟离子；所述N型离子包括磷离子或砷离子。
具体的，所述第一鳍部102a中掺杂离子浓度在1.0E14atom/cm3到5.0E15atom/cm3范围内；所述第二鳍部102b中掺杂离子浓度在5.0E12atom/cm3到1.0E14atom/cm3范围内。
覆盖所述第一区域100a和第二区域100b之间阱区101、第一鳍部102a以及第二鳍部102b的介质层121。
所述介质层121用于实现第一区域100a和第二区域100b之间的电隔离以及不同半导体结构之间的电隔离。具体的，所述介质层121的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
形成介质层121的过程中以及所述基底100其他区域的半导体工艺过程需要进行化学机械研磨以获得平整的工艺表面，在进行化学机械研磨的过程中，所述介质层121的表面容易发生凹陷，从而限制了形成所述静电放电保护结构的工艺窗口，影响了器件制造的良品率。
形成于所述介质层121中的支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部102a的第一支撑栅110a，所述第一支撑栅110a覆盖所述第一鳍部102a的部分侧壁和顶部表面，以及横跨所述第二鳍部102b的第二支撑栅110b，所述第二支撑栅110b覆盖所述第二鳍部102b的部分侧壁和顶部表面。
所述支撑栅结构用于提高所述第一区域100a和所述第二区域100b的栅极密度，在后续的化学机械研磨工艺过程中起支撑作用，以避免所述第一区域100a和第二区域100b的介质层121形成凹陷。
本实施例中，所述支撑栅结构为伪栅，所述支撑栅结构的材料包括多晶硅。所述支撑栅结构可以与所述基底100其他区域半导体结构的伪栅同时形成，而在其他区域半导体结构的伪栅被金属栅替代的过程中，所述支撑栅结构也会被金属栅替代。
需要说明的是，所述支撑栅结构为伪栅的做法仅为一示例，本发明其他实施例中，所述支撑栅结构还可以为多晶硅栅极或金属栅极。本发明对此不做限制。
形成于所述介质层121中的导电结构，所述导电结构包括：与所述第一鳍部102a相连的第一导电结构120a，用于与第一偏压电连接；与所述第二鳍部102b相连的第二导电结构120b，用于与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
所述第一导电结构120a和所述第二导电结构120b用于传输静电电荷。所述第一导电结构120a用于实现所述第一鳍部102a与第一偏压的电连接，所述第二导电结构120b用于实现所述第二鳍部102b与第二偏压的电连接。本实施例中，所述第二导电结构120b与静电放电端连接以输入静电电荷，所述第一导电结构120a接地以释放静电电荷。
本实施例中，所述第一导电结构120a横跨所述第一鳍部102a，且所述第一导电结构120a覆盖所述第一鳍部102a侧壁和顶部的部分表面；所述第二导电结构120b横跨所述第二鳍部102b，且所述第二导电结构120b覆盖所述第二鳍部102b侧壁和顶部的部分表面。
但是使所述第一导电结构120a和所述第二导电结构120b分别横跨所述第一鳍部102a和所述第二鳍部102b的做法仅为一示例。所述第一导电结构120a和所述第二导电结构120b仅需要分别与所述第一鳍部102a和所述第二鳍部102b电连接即可，本发明对所述电连接的具体方式不做限定。
所述第一区域100a还包括横跨所述第一鳍部102a的第一支撑栅110a，所述第二区域100b还包括横跨所述第二鳍部102b的第二支撑栅110b，因此为了降低工艺难度，提高器件性能，所述第一导电结构120a与所述第一支撑栅110a平行设置；所述第二导电结构120b与所述第二支撑栅110b平行设置。
本实施例中，所述静电放电保护结构中所述第一导电结构120a和第二导电结构120b的数量为多个，所述第一支撑栅110a和第二支撑栅110b的数量为多个。为提高所述支撑栅结构的支撑能力，提高所述第一区域110a和第二区域100b的栅极密度，所述第一导电结构120a和所述第一支撑栅110a交替排布，所述第二导电结构120b和所述第二支撑栅110b交替排布。
此外，本实施例中，所述第一支撑栅110a也与所述第一偏压电连接；所述第二支撑栅110b与所述第二偏压电连接。
具体的，本实施例中，所述第一支撑栅110a与所述第一鳍部102a均接地，；所述第二支撑栅110b与所述第二鳍部102b均与静电放电端相连。因此所述第一鳍部102a和第二鳍部102b内均不易产生导通电流，从而能够使静电电荷完全在阱区101内流通，减小所述支撑栅结构的漏电流。但是所述第一支撑栅110a接收第一偏压电；所述第二支撑栅110b接收第二偏压的做法仅为一示例，本发明其他实施例中，所述第一支撑栅和所述第二支撑栅也可以不加载任何信号，本发明对此不做限制。
为了实现所述第一支撑栅110a与所述第一鳍部102a均与第一偏压电连接，使所述第二支撑栅110b与所述第二鳍部102b均与第二偏压电连接，本实施例中，所述静电放电保护结构还包括：位于所述介质层121上且与所述第一支撑栅110a和第一导电结构120a相接触的第一导电层130a，用于接收所述第一偏压；以及位于所述介质层121上且与所述第二支撑栅110b和第二导电结构120b相接触的第二导电层130b，用于接收所述第二偏压。
具体的，所述第一导电层130a位于所述介质层121表面，与所述第一支撑栅110a和所述第一鳍部102a的顶部电连接，所述第一支撑栅110a和所述第一鳍部102a通过所述第一导电层130a接收所述第一偏压；所述第二导电层130b位于所述介质层121表面，与所述第二支撑栅110b和所述第二鳍部102b的顶部电连接，所述第二支撑栅110b和所述第二鳍部102b通过所述第二导电层130b接收所述第二偏压。
本实施例中，所述第一导电层130a为条形，而且所述第一支撑栅110a和第一导电结构120a平行设置，所以所述第一导电层130a与第一支撑栅110a以及所述第一导电结构120a垂直设置；所述第二导电层130b也为条形，而且所述第二支撑栅110b和第二导电结构120b平行设置，因此所述第二导电层130b与第二支撑栅110b以及所述第二导电结构120b垂直设置。
此外，本实施例中，所述静电放电保护结构还包括：位于第一支撑栅110a两侧第一鳍部102a内的第一外延层140a，所述第一外延层140a内具有第一类型掺杂离子；位于第二支撑栅110b两侧第二鳍部102b内的第二外延层140b，所述第二外延层140b内具有第二类型掺杂离子，以提高所述静电放电保护结构的静电释放能力。
由于所述第一外延层140a和所述第二外延层140b分别位于第一支撑栅110a和第二支撑栅110b两侧，也就是说，所述第一支撑栅110a和所述第二支撑栅110b将所述第一外延层140a和所述第二外延层140b分隔成诸多小面积的外延层，从而避免了在所述静电放电保护结构表面形成大面积外延层，避免了静电荷在大面积外延层上积聚而影响所形成静电放电保护结构的保护性能，从而提高了所形成静电放电保护结构的性能。
具体的，所述第一外延层140a位于所述第一鳍部102a的顶部，所述第二外延层140b位于所述第二鳍部102b的顶部，所以所述第一导电结构120a通过所述第一外延层140a与所述第一鳍部102a相连；所述第二导电结构120b通过所述第二外延层140b与所述第二鳍部102b相连。
本实施例中，所述阱区为N型阱区，所述第一区域100a用于形成接地的阳极，所述第二区域100b用于形成与静电放电端相连的阴极。因此，所述第一外延层140a内的第一类型掺杂离子为P型离子；第二外延层140b内的第二类型掺杂离子为N型离子。
由于所述第一类型掺杂离子为P型离子，因此所述第一外延层140a为锗硅材料构成的“∑”形外延层；所述第二类型掺杂离子为N型离子，因此所述第二外延层140b为碳硅材料的方形外延层。
相应的，本发明还提供一种静电放电保护结构的形成方法，包括：
形成基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；在所述基底内形成阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；形成位于第一区域基底上的第一鳍部以及位于第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部内具有第二类型掺杂离子；形成支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；在所述第一区域和第二区域之间阱区上、第一鳍部、第二鳍部以及支撑栅结构之间形成介质层，所述支撑栅结构位于所述介质层中；在所述介质层中形成导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，所述第二导电结构与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
具体的，参考图3至图6，示出了本发明所提供静电放电保护结构形成方法一实施例各个步骤的结构示意图。其中，图4是图3中沿AA线的剖视图，图5是图3中沿BB线的剖视图，图6是图3中沿CC线的剖视图。
如图3至图6所示，形成基底100，所述基底100包括第一区域100a和第二区域100b，所述第一区域100a和第二区域100b之间具有预设距离。
本实施例中，所形成的静电放电保护结构由浅沟槽隔离结构二极管构成。
所述基底100后续半导体工艺的操作平台。所述第一区域100a用于形成所述浅沟槽隔离结构二极管的阳极；所述第二区域100b用于形成所述浅沟槽隔离结构二极管的阴极。
本实施例中，所述阳极接地，即所述第一区域100a接地，用于接收第一偏压；所述阴极与静电放电端相连，用于接收第二偏压，所述第一偏压和所述第二偏压不相等。在释放静电时，电流自第二区域100b流入，自第一区域100a流出，以实现静电电荷的释放。
所述第一区域100a和第二区域100b之间具有预设距离，以实现浅沟槽隔离结构二极管两极之间的电隔离。如果所述第一区域100a和第二区域100b之间预设距离太小，则会影响所述第一区域100a和所述第二区域100b之间的电隔离性能；如果所述第一区域100a和第二区域100b之间预设距离太大，则不利于减小所形成静电放电保护结构的体积，不利于提高器件集成度。本实施例中，所述第一区域100a和第二区域100b之间预设距离在0.2μm到1μm范围内。
本实施例中，所述第二区域100b包围第一区域100a，以使静电荷自第二区域100b流入后，完全在被第二区域100b包围的第一区域100a内集中输出，从而可以避免静电荷对基底100其他区域的器件造成损伤，提高了所形成静电放电保护结构的保护能力。
但是需要说明的是，使所述第二区域100b包围第一区域100a的做法仅为一示例，本发明其他实施例中，所述第二区域也可以平行于所述第一区域，本发明对此不做限制。
此外，为了提高器件密度，提高器件集成度，本实施例中，所述第一区域100a为方形，所述第二区域100b为方环形，且所述第一区域100a位于所述第二区域100b中心。
在所述基底100内形成阱区101，所述阱区101覆盖所述第一区域100a、第二区域100b以及所述第一区域100a和第二区域100b之间的区域。
所述阱区101在第一区域100a和第二区域100b的基底100中连通，使得所述第一区域100a和第二区域100b在基底100内导通，从而使静电电流能够经所述阱区101实现释放。具体的，可以通过离子注入方式在所述基底100内形成所述阱区101。
本实施例中，所述阱区101为N型阱区，即所述阱区101内具有N型掺杂离子。具体的，所述N型掺杂离子包括磷离子或砷离子。
形成位于第一区域100a基底100上的第一鳍部102a以及位于第二区域100b基底100上的第二鳍部102b，所述第一鳍部102a中具有第一类型掺杂离子，所述第二鳍部102b内具有第二类型掺杂离子。
所述第一鳍部102a用于构成浅沟槽隔离结构二极管的阳极，所述第二鳍部102b用于构成浅沟槽隔离结构二极管的阴极。所以所述第一类型离子与所述第二类型离子为反型离子。
本实施例中，所述基底100以及所述第一鳍部102a、所述第二鳍部102b的形成步骤包括：提供半导体衬底；刻蚀所述半导体衬底，形成基底100以及位于基底100表面的第一鳍部102a和第二鳍部102b。
所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成第一鳍部102a和第二鳍部102b。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100、第一鳍部102a和第二鳍部102b的材料均为单晶硅。
在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成第一鳍部102a和第二鳍部102b的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制第一鳍部102a和第二鳍部102b的高度。
第一鳍部102a和第二鳍部102b的形成步骤包括：在所述半导体衬底表面形成图形化的第一掩膜，所述图形化的第一掩膜用于定义所述第一鳍部102a和第二鳍部102b的位置和尺寸；以所述图形化的第一掩膜为掩膜，刻蚀所述半导体衬底，形成基底100以及位于基底表面的第一鳍部102a和第二鳍部102b。
图形化的第一掩膜用于定义所述第一鳍部102a和第二鳍部102b的位置和尺寸。形成图形化的第一掩膜的步骤包括：在所述半导体衬底表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述第一掩膜材料层直至露出所述半导体衬底表面，形成图形化的第一掩膜。
其中所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述第一鳍部102a和第二鳍部102b的特征尺寸，以及相邻第一鳍部102a和第二鳍部102b之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
刻蚀所述半导体衬底的工艺可以为各向异性的干法刻蚀工艺。因此所形成的第一鳍部102a和第二鳍部102b的侧壁相对于所述基底100的表面垂直或倾斜，且当第一鳍部102a和第二鳍部102b的侧壁相对于所述基底100表面倾斜时，所述第一鳍部102a和第二鳍部102b的底部尺寸大于顶部尺寸。具体的，本实施例中，所述第一鳍部102a和第二鳍部102b的侧壁与所述基底100的表面呈一定角度，所述第一鳍部102a和第二鳍部102b的底部尺寸大于顶部尺寸。
需要说明的是，本实施例中，所述阱区101可以在所述第一鳍部102a和第二鳍部102b之前形成，具体的，首先提供半导体衬底；对所述半导体衬底进行离子注入，在半导体衬底内形成阱区；在离子注入工艺之后，刻蚀所述半导体衬底形成基底100以及第一鳍部102a和第二鳍部102b。
但是在本发明其他实施例中，所述阱区也可以在所述第一鳍部和第二鳍部之后形成。具体的，在形成基底和所述第一鳍部、第二鳍部之后，通过离子注入工艺在所述基底和所述第一鳍部、第二鳍部内形成所述阱区。本发明对所述阱区以及所述第一鳍部和第二鳍部的形成顺序先后不做限定。
由于所述第一鳍部102a内还具有第一类型掺杂离子，所述第二鳍部102b内还具有第二类型掺杂离子；因此形成所述第一鳍部102a和所述第二鳍部102b的步骤还包括：对所述第一鳍部102a进行第一离子注入；对所述第二鳍部102b进行第二离子注入。
本实施例中，所述第一类型离子为所述第一类型离子为P型离子，所述第二类型离子为N型离子。
对所述第一鳍部102a进行第一离子注入的步骤包括：形成第二掩膜，所述第二掩膜露出所述第一区域100a对应区域；以所述第二掩膜为掩膜，对所述第一鳍部102a进行第一离子注入。
具体的，所述第一离子注入的工艺参数包括：注入离子为BF2+，注入能量在2KeV到10KeV范围内，注入剂量在1.0E14atom/cm2到5.0E15atom/cm2范围内。因此所述第一鳍部102a内的掺杂离子浓度在1.0E14atom/cm3到5.0E15atom/cm3范围内。
对所述第二鳍部102b进行第二离子注入的步骤包括：形成第三掩膜，所述第三掩膜露出所述第二区域100b对应区域；以所述第三掩膜为掩膜，对所述第二鳍部102b进行第二离子注入。
具体的，所述第二离子注入的工艺参数包括：注入离子为P+，注入能量在90KeV到180KeV范围内，注入剂量在5.0E12atom/cm2到1.0E14atom/cm2范围内。因此所述第二鳍部102b内的掺杂离子浓度在5.0E12atom/cm3到1.0E14atom/cm3范围内。
形成支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部102a的第一支撑栅110a，所述第一支撑栅110a覆盖所述第一鳍部102a的部分侧壁和顶部表面，以及横跨所述第二鳍部102b的第二支撑栅110b，所述第二支撑栅110b覆盖所述第二鳍部102b的部分侧壁和顶部表面。
所述支撑栅结构用于提高第一区域100a和第二区域100b的栅极密度，在后续的化学机械研磨工艺过程中起支撑作用，以避免后续形成的第一区域100a和第二区域100b的介质层形成凹陷。
本实施例中，所支撑栅结构的材料为多晶硅。所述支撑栅110可以与基底100其他区域半导体结构的栅极同时形成。而且所述支撑栅110的顶部表面与基底100其他区域半导体结构的栅极顶部表面齐平。
需要说明的是，所述支撑栅结构可以与基底100其他区域半导体结构的栅极同时形成。因此当所述基底100其他区域的半导体结构采用金属材料形成栅极时，在后续形成金属栅极的过程中，所述静电放电保护结构中所述多晶硅的支撑栅也会被金属栅替代。
在所述第一区域100b和第二区域100b之间阱区101上、第一鳍部102a、第二鳍部102b以及支撑栅结构之间形成介质层121，所述支撑栅结构位于所述介质层121中。
为了提高所形成静电放电保护结构的静电释放能力，本实施例中，在形成所述支撑栅结构的步骤之后，在形成所述介质层121的步骤之前，所述形成方法还包括：形成位于所述第一支撑栅110a两侧的第一鳍部102a内的第一外延层140a，所述第一外延层140a内具有第一类型掺杂离子；形成位于所述第二支撑栅110b两侧的第二鳍部102b内的第二外延层140b，所述第二外延层140b内具有第二类型掺杂离子。
本实施例中，所述阱区为N型阱区，所述第一鳍部102a用于形成接地的阳极，所述第二鳍部102b用于形成与静电放电端相连的阴极。因此，所述第一外延层140a内的第一类型掺杂离子为P型离子；第二外延层140b内的第二类型掺杂离子为N型离子。
由于所述第一类型掺杂离子为P型离子，因此所述第一外延层140a为锗硅材料构成的“∑”形外延层；所述第二类型掺杂离子为N型离子，因此所述第二外延层140b为碳硅材料的方形外延层。
具体的，本实施例中，形成所述第一外延层140a的步骤包括：形成用于定义所述第一外延层140a位置和尺寸的第四掩膜；以所述第四掩膜为掩膜，刻蚀所述第一支撑栅110a两侧的第一鳍部102a；在所述第一支撑栅110a两侧的第一鳍部102a顶部形成“∑”形的第一开口；向所述第一开口内填充锗硅材料以形成第一外延层140a；向所述第一外延层140a内注入第一类型掺杂离子。
具体的，本实施例中，形成所述第二外延层140b的步骤包括：形成用于定义所述第二外延层140b位置和尺寸的第五掩膜；以所述第五掩膜为掩膜，刻蚀所述第二支撑栅110b两侧的第二鳍部102b；在所述第二支撑栅110b两侧的第二鳍部102b顶部形成方形的第二开口；向所述第二开口内填充碳硅材料以形成第二外延层140b；向所述第二外延层140b内注入第二类型掺杂离子。
需要说明的是，本实施例中，采用离子注入方式向所述第一外延层140a和所述第二外延层140b内注入所述第一类型离子和第二类型离子的方式仅为一示例，本发明其他实施例中，还可以在外延生长形成所述第一外延层和第二外延层的过程中通过原位掺杂的方式形成实现所述第一类型掺杂离子和第二类型掺杂离子的掺杂，本发明对此不做限制。
由于外延工艺形成所述第一外延层140a和所述第二外延层140b的过程中，所述第一区域100a和所述第二区域100b内设置有支撑栅结构，所述第一外延层140a和第二外延层140b分别位于第一支撑栅110a和第二支撑栅110b两侧，从而避免了在所述静电放电保护结构表面形成大面积外延层，可以避免静电荷在大面积外延层上积聚而影响所形成静电放电保护结构的保护性能，从而提高了所形成静电放电保护结构的性能。
所述介质层121用于实现第一区域100a和第二区域100b之间的电隔离以及不同半导体结构之间的电隔离。具体的，所述介质层121的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
所述介质层121顶部露出所述支撑栅结构。因此形成所述介质层121的步骤包括：形成覆盖所述第一区域100a和第二区域100b之间阱区101、第一鳍部102a、第二鳍部102b以及支撑栅结构的介质材料层；通过化学机械研磨对所述介质材料层进行平坦化处理，以形成所述介质层121，并使所述介质层121露出所述支撑栅结构。
由于所述介质层121内形成有支撑栅结构，因此在对所述介质材料层的化学机械研磨过程中，所述支撑栅结构能够起到支撑作用，从而可以避免所述介质层121表面发生凹陷，从而扩大了所述化学机械研磨的工艺窗口，提高了所述静电放电保护结构制造的良品率。
在所述介质层121中形成导电结构，所述导电结构包括：与所述第一鳍部102a相连的第一导电结构120a，用于与第一偏压电连接；与所述第二鳍部102b相连的第二导电结构120b，所述第二导电结构120b与第二偏压电连接，所述第二偏压与所述第一偏压不相同。
所述第一导电结构120a和所述第二导电结构120b用于传输静电电荷。所述第一导电结构120a用于实现所述第一鳍部102a与第一偏压的电连接，所述第二导电结构120b用于实现所述第二鳍部102b与第二偏压的电连接。本实施例中，所述第二导电结构120b与静电放电端连接以输入静电电荷，所述第一导电结构120a接地以释放静电电荷。
本实施例中，所述第一导电结构120a横跨所述第一鳍部102a，且所述第一导电结构120a覆盖所述第一鳍部102a侧壁和顶部的部分表面；所述第二导电结构120b横跨所述第二鳍部102b，且所述第二导电结构120b覆盖所述第二鳍部102b侧壁和顶部的部分表面。
但是使所述第一导电结构120a和所述第二导电结构120b分别横跨所述第一鳍部102a和所述第二鳍部102b的做法仅为一示例。所述第一导电结构120a和所述第二导电结构120b仅需要分别与所述第一鳍部102a和所述第二鳍部102b电连接即可，本发明对所述电连接的具体方式不做限定。
所述第一区域100a还包括横跨所述第一鳍部102a的第一支撑栅110a，所述第二区域100b还包括横跨所述第二鳍部102b的第二支撑栅110b，因此为了降低工艺难度，提高器件性能，所述第一导电结构120a与所述第一支撑栅110a平行设置；所述第二导电结构120b与所述第二支撑栅110b平行设置。
本实施例中，所述静电放电保护结构中所述第一导电结构120a和第二导电结构120b的数量为多个，所述第一支撑栅110a和第二支撑栅110b的数量为多个。为提高所述支撑栅结构的支撑能力，提高所述第一区域110a和第二区域100b的栅极密度，所述第一导电结构120a和所述第一支撑栅110a交替排布，所述第二导电结构120b和所述第二支撑栅110b交替排布。
需要说明的是，本实施例中，所述第一鳍部102a和所述第二鳍部102b上还分别形成有第一外延层140a和第二外延层140b，因此所述第一导电结构120a通过所述第一外延层140a与所述第一鳍部102a相连；所述第二导电结构120b通过所述第二外延层140b与所述第二鳍部102b相连。
所述第一导电结构120a和所述第二导电结构120b可以同时形成，具体的，形成所述第一导电结构120a和所述第二导电结构120b的步骤包括：形成位于介质层121上的第六掩膜，所述第六掩膜用于定义所述第一导电结构120a和所述第二导电结构120b的尺寸和位置；以所述第六掩膜为掩膜，刻蚀所述介质层121，在所述介质层121内形成沟槽，所述沟槽底部露出所述第一外延层140a和所述第二外延层140b的表面；向所述沟槽内填充导电材料，并对所述导电材料进行平坦化直至露出所述介质层121，在所述沟槽内形成所述第一导电结构120a和所述第二导电结构120b。具体的，所述导电材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合。
本实施例中，所述第一支撑栅110a与所述第一偏压电连接；第二支撑栅110b与所述第二偏压电连接，因此，在所述介质层121中形成导电结构的步骤之后，所述形成方法还包括：形成位于所述介质层121上且与所述第一支撑栅110a和第一导电结构120a相接触的第一导电层130a，用于接收所述第一偏压；形成位于所述介质层121上且与所述第二支撑栅110b和第二导电结构120b相接触的第二导电层130b，用于接收所述第二偏压。
具体的，本实施例中，通过所述第一导电层130a，所述第一支撑栅110a与所述第一鳍部102a均接地，；通过所述第二导电层130b，所述第二支撑栅110b与所述第二鳍部102b均与静电放电端相连。因此所述第一鳍部102a和第二鳍部102b内均不易产生导通电流，从而能够使静电电荷完全在阱区101内流通，减小所述支撑栅结构的漏电流。但是所述第一支撑栅110a接收第一偏压电；所述第二支撑栅110b接收第二偏压的做法仅为一示例，本发明其他实施例中，所述第一支撑栅110a和所述第二支撑栅110b也可以不加载任何信号，本发明对此不做限制。
所述第一导电层130a和所述第二导电层130b可以同时形成。具体的，形成所述第一导电层130a和所述第二导电层130b的步骤包括：在所述介质层121上形成导电材料层；在所述导电材料层表面形成第七掩膜，所述第七掩膜用于定义所述第一导电层130a和所述第二导电层130b的位置和尺寸；以所述第七掩膜为掩膜，刻蚀所述导电材料层，直至露出所述介质层121表面，形成所述第一导电层130a和所述第二导电层130b。
本实施例中，所述第一导电层130a为条形，而且所述第一支撑栅110a和第一导电结构120a平行设置，所以所述第一导电层130a与第一支撑栅110a以及所述第一导电结构120a垂直设置；所述第二导电层130b也为条形，而且所述第二支撑栅110b和第二导电结构120b平行设置，因此所述第二导电层130b与第二支撑栅110b以及所述第二导电结构120b垂直设置。
综上，本发明通过在第一区域和第二区域内设置支撑栅结构，形成所述介质层的过程中，以及在所述基底其他区域形成半导体结构的过程中，所述支撑栅结构提高了所述第一区域和所述第二区域研磨工艺的稳定性。在进行化学机械研磨工艺的过程中，通过所述支撑栅结构的支撑，位于第一区域和第二区域的介质层表面不易发生凹陷，从而扩大了所述化学机械研磨的工艺窗口，提高了半导体器件制造的良品率。此外在本发明的可选方案中，所述静电放电保护结构还可以包括位于第一支撑栅两侧第一鳍部内的第一外延层以及位于所述第二支撑栅两侧第二鳍部内的第二外延层。由于所述支撑栅结构的隔离作用，使所述第一外延层和所述第二外延层分布在支撑栅结构之间，从而可以避免在所述静电放电保护结构表面形成大面积外延层，避免了静电荷在所述静电放电保护结构表面集聚，从而提高了所形成静电放电保护结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种静电放电保护结构，其特征在于，包括：
基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；
位于所述基底中的阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；
位于所述第一区域基底上的第一鳍部以及位于所述第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部中具有第二类型掺杂离子；
覆盖第一区域和第二区域之间阱区、第一鳍部以及第二鳍部的介质层；
形成于所述介质层中的支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；
形成于所述介质层中的导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，用与第二偏压电连接，所述第二偏压与所述第一偏压不相同；
所述第一区域用于形成浅沟槽隔离结构二极管的阳极，所述第二区域用于形成所述浅沟槽隔离结构二极管的阴极；所述第二区域包围所述第一区域，所述第一区域位于所述第二区域的中心。
2.如权利要求1所述的静电放电保护结构，其特征在于，
所述第一导电结构横跨所述第一鳍部，且所述第一导电结构覆盖所述第一鳍部侧壁和顶部的部分表面；
所述第二导电结构横跨所述第二鳍部，且所述第二导电结构覆盖所述第二鳍部侧壁和顶部的部分表面。
3.如权利要求2所述的静电放电保护结构，其特征在于，所述第一导电结构与所述第一支撑栅平行设置；所述第二导电结构与所述第二支撑栅平行设置。
4.如权利要求3所述的静电放电保护结构，其特征在于，所述第一导电结构和第二导电结构的数量为多个，所述第一支撑栅和第二支撑栅的数量为多个；所述第一导电结构和所述第一支撑栅交替排布，所述第二导电结构和所述第二支撑栅交替排布。
5.如权利要求1所述的静电放电保护结构，其特征在于，第一支撑栅与所述第一偏压电连接；第二支撑栅与所述第二偏压电连接。
6.如权利要求5所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括：
位于所述介质层上且与所述第一支撑栅和第一导电结构相接触的第一导电层，用于接收所述第一偏压；
位于所述介质层上且与所述第二支撑栅和第二导电结构相接触的第二导电层，用于接收所述第二偏压。
7.如权利要求6所述的静电放电保护结构，其特征在于，所述第一导电层和第二导电层为条形；
第一支撑栅和第一导电结构平行设置，所述第一导电层与第一支撑栅以及所述第一导电结构垂直设置；
第二支撑栅和第二导电结构平行设置，所述第二导电层与第二支撑栅以及所述第二导电结构垂直设置。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述第一区域为方形区域，所述第二区域为方环形区域。
9.如权利要求1或8所述的静电放电保护结构，其特征在于，所述第一区域和第二区域之间预设距离在0.2μm到1μm范围内。
10.如权利要求1所述的静电放电保护结构，其特征在于，所述支撑栅结构为伪栅，所述支撑栅结构的材料包括多晶硅；或者所述支撑栅结构为多晶硅栅极或金属栅极。
11.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括：
位于第一支撑栅两侧第一鳍部内的第一外延层，所述第一外延层内具有第一类型掺杂离子；
位于第二支撑栅两侧第二鳍部内的第二外延层，所述第二外延层内具有第二类型掺杂离子；
所述第一导电结构通过所述第一外延层与所述第一鳍部相连；
所述第二导电结构通过所述第二外延层与所述第二鳍部相连。
12.如权利要求11所述的静电放电保护结构，其特征在于，所述第一外延层为锗硅材料的“∑”形外延层；所述第二外延层为碳硅材料的方形外延层。
13.如权利要求1或11所述的静电放电保护结构，其特征在于，所述第一类型掺杂离子为P型离子；所述第二类型掺杂离子为N型离子；所述阱区为N型阱区。
14.一种静电放电保护结构的形成方法，其特征在于，包括：
形成基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域之间具有预设距离；所述第一区域用于形成浅沟槽隔离结构二极管的阳极，所述第二区域用于形成所述浅沟槽隔离结构二极管的阴极；
在所述基底内形成阱区，所述阱区覆盖所述第一区域、第二区域以及所述第一区域和第二区域之间的区域；
形成位于第一区域基底上的第一鳍部以及位于第二区域基底上的第二鳍部，所述第一鳍部中具有第一类型掺杂离子，所述第二鳍部内具有第二类型掺杂离子；
形成支撑栅结构，所述支撑栅结构包括横跨所述第一鳍部的第一支撑栅，所述第一支撑栅覆盖所述第一鳍部的部分侧壁和顶部表面，以及横跨所述第二鳍部的第二支撑栅，所述第二支撑栅覆盖所述第二鳍部的部分侧壁和顶部表面；
在所述第一区域和第二区域之间阱区上、第一鳍部、第二鳍部以及支撑栅结构之间形成介质层，所述支撑栅结构位于所述介质层中；
在所述介质层中形成导电结构，所述导电结构包括：与所述第一鳍部相连的第一导电结构，用于与第一偏压电连接；与所述第二鳍部相连的第二导电结构，所述第二导电结构与第二偏压电连接，所述第二偏压与所述第一偏压不相同；
形成基底的步骤中，所述第二区域包围所述第一区域，所述第一区域位于所述第二区域的中心。
15.如权利要求14所述的形成方法，其特征在于，所述第一支撑栅与所述第一偏压电连接；第二支撑栅与所述第二偏压电连接；
在所述介质层中形成导电结构的步骤之后，所述形成方法还包括：
形成位于所述介质层上且与所述第一支撑栅和第一导电结构相接触的第一导电层，用于接收所述第一偏压；
形成位于所述介质层上且与所述第二支撑栅和第二导电结构相接触的第二导电层，用于接收所述第二偏压。
16.如权利要求15所述的形成方法，其特征在于，形成所述介质层的步骤中，所述介质层露出所述支撑栅结构；
形成所述介质层的步骤包括：
形成覆盖所述第一区域和第二区域之间阱区、第一鳍部、第二鳍部以及支撑栅结构的介质材料层；
通过化学机械研磨对所述介质材料层对所述介质材料层进行平坦化处理，以形成所述介质层，并使所述介质层露出所述支撑栅结构。
17.如权利要求14所述的形成方法，其特征在于，在形成所述支撑栅结构的步骤之后，在形成所述介质层的步骤之前，所述形成方法还包括：
形成位于所述第一支撑栅两侧的第一鳍部内的第一外延层，所述第一外延层内具有第一类型掺杂离子；
形成位于所述第二支撑栅两侧的第二鳍部内的第二外延层，所述第二外延层内具有第二类型掺杂离子；
在所述介质层中形成导电结构的步骤中，所述第一导电结构通过所述第一外延层与所述第一鳍部相连；所述第二导电结构通过所述第二外延层与所述第二鳍部相连。
18.如权利要求14所述的形成方法，其特征在于，形成支撑栅结构的步骤中，所述支撑栅结构为伪栅，所述支撑栅结构的材料包括多晶硅；或者所述支撑栅结构为多晶硅栅极或金属栅极。
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