CN116247076A - 功率半导体装置及其制作方法 - Google Patents

Abstract

本发明提供一种功率半导体装置，所述功率半导体装置包括：基底，所述基底包括相对的第一主面及第二主面，所述基底中设置有第一导电类型的漂移区；第二导电类型的阱区，位于所述基底的第一主面上，所述阱区与所述漂移区相接触；沟槽栅结构；以及源区，所述源区位于所述沟槽栅结构上部的侧壁，每个源区包括自所述基底第一主面沿所述沟槽栅结构侧壁向所述基底内部延伸的第一源区掺杂部，所述第一源区掺杂部具有一致的第一深度。本发明还提供一种功率半导体装置的制作方法，通过所述制作方法制作的功率半导体装置具有最大深度一致的源区，可以确保更一致的阈值电压，有利于装置并联使用时的工作寿命。

Description

功率半导体装置及其制作方法

技术领域

本发明属于半导体设计及制造领域，特别是涉及一种功率半导体装置及其制作方法。

背景技术

绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，是由双极型晶体管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和功率晶体管(GTR)的低导通压降两方面的优点，且兼有以上两种器件诸多方面的优良特性，因此其应用也越来越广泛。

IGBT是双载流子工作的器件，在器件体内会临时出现两种不同的电流拓扑：一个电子流(MOSFET电流)，另外一种是空穴电流(双极)。IGBT的栅极阈值电压是IGBT从阻断状态向导通状态转化所需的栅极-发射极电压的临界条件。随着IGBT器件从平面栅结构演变到沟槽栅结构，使元胞结构的尺寸减小，同时优化了导通压降；另一方面，由沟槽栅IGBT的电流密度较高所导致器件的耐短路能力较差，这对IGBT器件的结构优化和制备工艺提出了更高的要求。

考虑到IGBT的实际应用，需要IGBT模块具有更好的阈值电压一致性，这样有利于提升IGBT并联使用情况下的抗干扰能力、可靠性及器件寿命。因此，提供一种功率半导体装置的改良结构及其制作方法，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于现有技术的缺点，本发明的目的在于提供一种功率半导体装置及其制备方法，用于解决现有的功率半导体装置阈值电压一致性较差以及功率半导体装置的并联使用过程中易损伤等问题。

为实现上述目的及其他相关目的，本发明提供一种功率半导体装置，所述功率半导体装置包括：基底，所述基底包括相对的第一主面及第二主面，所述基底中设置有第一导电类型的漂移区；第二导电类型的阱区，位于所述基底的第一主面上，所述阱区与所述漂移区相接触；沟槽栅结构；以及源区，所述源区位于所述沟槽栅结构上部的侧壁，每个源区包括自所述基底第一主面沿所述沟槽栅结构侧壁向所述基底内部延伸的第一源区掺杂部，所述第一源区掺杂部掺杂有第一离子，且所述第一源区具有一致的第一深度。

可选地，所述源区还包括位于所述基底的第一主面的第二源区掺杂部，所述第二源区掺杂部自所述第一源区掺杂部朝远离所述沟槽栅结构侧壁延伸且与所述第一源区掺杂部相连的第二源区掺杂部，所述第二源区掺杂部掺杂有第二离子，所述第二源区掺杂部具有第二深度，所述第一源区掺杂部的第一深度大于所述第二源区掺杂部的第二深度。

可选地，所述功率半导体装置还包括：绝缘介质层，设置于所述沟槽栅结构的顶面上；芯片金属层，所述芯片金属层覆盖包括所述绝缘介质层的所述基底的第一主面上。

可选地，所述第一离子为磷离子和砷离子中的任一种，并且所述第二离子为磷离子和砷离子中的任一种。

本发明还提供一种功率半导体装置的制作方法，所述制作方法包括：1)提供第一导电类型的基底，包括相对的第一主面及第二主面，所述基底的第一主面设置有第二导电类型的阱区以及沟槽；2)以与垂直方向呈一倾斜角度的方向分别向所述沟槽上部的侧壁注入第一离子，以在所述阱区的表面形成第一导电类型的第一源区掺杂部，其中所述第一离子具有一致的注入深度；以及3)于所述基底的第一主面形成沟槽栅结构。

可选地，所述制作方法还包括：4)通过图形掩膜向所述第一源区掺杂部注入第二离子以形成具有第一导电类型的第二源区掺杂部，其中所述第一离子的注入深度大于所述第二离子的注入深度。

可选地，步骤1)包括：1-1)于设置有第二导电类型的所述阱区的所述基底的第一主面上沉积一硬掩膜层；1-2)于沉积有所述硬掩膜层的所述基底的第一主面上刻蚀，形成有贯穿所述硬掩膜层和所述阱区的所述沟槽。

可选地，步骤2)包括：2-1)以与垂直方向呈倾斜角度θ的方向分别向所述沟槽的侧壁注入第一离子，其中所述倾斜角度θ的范围在10°～60°。

可选地，步骤3)包括：3-1)在所述基底的第一主面形成栅氧化层，和在所述栅氧化层上形成多晶硅结构，以在所述沟槽中形成沟槽栅结构；3-2)通过刻蚀工艺去除所述基底的第一主面上的所述多晶硅结构，同时所述栅氧化层被部分地去除，从而覆于所述基底的第一主面之上的残留氧化层的厚度从所述基底的边缘区域至中间区域逐渐减小。

可选地，步骤4)包括：4-1)在显露出残留氧化层的所述第一主面上形成光刻胶层；4-2)通过光刻工艺定义出所述图形掩膜，随后沿垂直方向向所述第一源区掺杂部注入所述第二离子。

如上所述，本发明的功率半导体装置及其制作方法，具有以下有益效果：

本发明通过在形成沟槽栅结构之前引入沿与沟槽侧壁呈一倾斜角度的方向进行离子注入，杜绝了由基底表面不同位置处残留的氧化层厚度不均匀引起的阈值电压漂移，使整片晶圆上栅极阈值电压的变化范围变小，保证了阈值电压的一致性，从而可以避免器件并联使用过程中开启电压差异过大，由此消除局部芯片过载的问题，进而有利于提升电子电路的可靠性和抗干扰能力。此外，由于离子注入过程使用的硬掩膜具有均匀的厚度分布，通过调整离子注入的角度可以实现灵活地控制源区的深度。通过所述制作方法可以获得最大深度一致的源区，可以确保整片晶圆范围内阈值电压的一致性，有利于装置并联使用时的工作寿命。

附图说明

图1～图7显示为本发明对比示例的功率半导体装置的制作方法各步骤所呈现的结构示意图。

图8～图17显示为本发明实施例一的功率半导体装置的制作方法各步骤所呈现的结构示意图。

元件标号说明

101、201 基底

101a、201a 第一主面

101b、201b 第二主面

1011、2011 漂移区

103、203 P型阱区

104、204 沟槽

106、206 沟槽栅结构

1061、2061 栅氧化层

1062、2062 多晶硅结构

107 图形掩膜

108 源区

202 场限环区域

205 第一源区掺杂部

206a 第一沟槽栅结构

206b 第二沟槽栅结构

206c 第三沟槽栅结构

2071 第一图形掩膜

2072 第二图形掩膜

208 第二源区掺杂部

209 绝缘介质层

210 芯片金属层

θ 倾斜角度

A、B、C 源区的最大深度位置

A’、B’、C’ 源区的最大深度位置

h1 第一离子注入的深度

h2 第二离子注入的深度

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

当在栅极施加一个负偏压或栅压低于门限值时，沟槽栅场截止(Trench FS-IGBT)绝缘栅双极晶体管的沟道被禁止，没有空穴注入N-型漂移区内。由于在功率半导体装置的现有工艺中，先于杂质注入工艺，芯片会经历若干次蚀刻工艺，芯片表面由于之前的工序逐步残留氧化层，因为在干法或者湿法刻蚀之后，在整个晶圆上残留的氧化层的厚度均匀性较差，所以在所述杂质注入工艺形成的源区会存在深浅不一致的情况。这种深度的差异会引起芯片之间阈值电压的不一致，由此产生以下的问题：1)装置在工作的过程中开启电压非常不一致；2)当装置处于并联状态时，会产生其中一部分芯片先开启，若开启电压的差异过大，则有可能引起这一部分的芯片一直过负载工作，影响器件的工作寿命，并且极易引起器件的损毁。

本发明中的“功率半导体器件”可以为沟槽型IGBT、沟槽场截止型IGBT、沟槽型VDMOS或者其他沟槽型装置。

作为本发明实施例的一个对比示例，将以沟槽场截止型绝缘栅双极晶体管(IGBT)的制作过程为例来描述一种功率半导体装置的结构及其制作工艺。参见图1至图7所示，具有沟槽栅结构的IGBT器件至少包括：基底101，阱区103，沟槽104，沟槽栅结构106和源区108，所述基底中包括第一主面101a和第二主面101b且其中设置有第一导电类型的漂移区1011、例如是N型漂移区1011，所述沟槽栅结构贯穿所述阱区，并且所述沟槽栅结构包括栅氧化层1061和栅电极层1062而使沟槽侧壁上形成的沟道能够连接发射区与漂移区。举例而言，所述栅电极层具有多晶硅结构。所述IGBT装置还可以包括位于其外围的场限环区域。

用于制作上述沟槽栅结构的功率半导体器件至少包括：在基底101的第一主面101a形成栅氧化层1061和栅电极层1062；采用刻蚀工艺去除所述基底的第一主面上的所述栅电极层；接着通过图形掩膜107向邻近沟槽104侧壁的第一表面101a注入杂质离子。然而，无论采用干法刻蚀或是湿法刻蚀，由于基底上不同位置处氧化层的刻蚀速率并不一致，例如，覆于基底中间区域之上的氧化层与覆于其边缘区域之上的氧化层相比被刻蚀得更快，因而会造成基底上残留氧化层的厚度不均匀。

进一步地，执行杂质注入工艺，一般所选用的注入离子比较重所致注入区的深度较浅，如图7所示，由A、B和C点标示的源区最大深度依次增加。在此种情形下覆于所述基底的第一主面之上的氧化层厚度不均匀会引起在晶圆整个片内的源区深度的不一致，进而影响阈值电压的一致性以及该装置的使用寿命。

为了解决功率半导体装置内的阈值电压不一致的问题，本发明提出了一种用于制作功率半导体装置的改良方法，通过在形成所述沟槽栅结构之前以一倾斜角度向所述沟槽的侧壁注入离子来确定待形成的源区的最大深度，由于以相等的倾斜角度执行杂质注入工艺，可以制造出深度一致的源区。此外，可以根据应用需要适当地调整所述倾斜角度，因此可以更为灵活及准确地控制所述源区的深度。

实施例一

如图8～图17所示，本实施例提供一种功率半导体装置的制作方法，所述制作方法包括以下步骤：

1)提供第一导电类型的基底，包括相对的第一主面及第二主面，所述基底的第一主面设置有第二导电类型的阱区以及贯穿所述阱区的沟槽；

2)以与垂直方向呈一倾斜角度的方向分别向所述沟槽上部的侧壁注入第一离子，以在所述阱区的表面形成第一导电类型的第一源区掺杂部；

3)于所述基底的第一主面形成沟槽栅结构；以及

4)通过图形掩膜向所第一源区掺杂部注入第二离子以形成具有第一导电类型的第二源区掺杂部，其中所述第一离子的注入深度大于所述第二离子的注入深度。

以下以一个详细的实施过程介绍所述功率半导体装置的制作方法的具体步骤。

如图8～图11所示，首先进行步骤1)，提供第一导电类型的基底201，所述第一导电类型的基底201包括相对的第一主面201a及第二主面201b。

所述基底201可以为硅基底、锗基底、锗硅基底、碳化硅基底、砷化镓基底等半导体基底，且并不限于此处所列举的示例。所述基底201可以为N型掺杂或P型掺杂，在本实施例中，所述基底201为N型掺杂的硅基底201，掺杂的离子可以为磷离子等，当然，在其他的实施例中，所述基底201也可以为P型掺杂，如掺杂离子为硼离子等，可以依据器件的实际需求进行选择。

在一个实施例中，如图9～图11所示，步骤1)至少还包括步骤：1-1)于基底201的第一主面201a设置第二导电类型的场限环区域202；1-2)于所述基底的第一主面201a的场限环区域202之内形成第二导电类型的阱区，如图10所示的P型阱区203；1-3)于基底201的第一主面201a上形成硬掩膜；1-4)于沉积有所述硬掩膜层的所述基底的第一主面上刻蚀，形成有贯穿所述硬掩膜层和所述阱区的所述沟槽。可以通过包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺或类似工艺沉积硬掩膜。所述硬掩膜可以沉积为具有均匀的厚度，举例而言，所述硬掩膜可以是氧化硅或氮化硅。具体而言，步骤1-4)可以包括：图形化所述硬掩膜以形成第一图形掩膜2071，根据所述第一图形掩膜定义出的图形，通过诸如反应离子刻蚀工艺于所述基底的第一主面201a上刻蚀出沟槽204，如图11所示，所述沟槽贯穿P型阱区203且延伸进入基底201中。

参见图12，本发明的所述制作方法包括：在形成沟槽栅结构206之前，先执行离子注入工艺。在步骤2)处，以与垂直方向呈一倾斜角度的方向分别向沟槽204上部的侧壁注入第一离子，以在所述阱区的表面形成第一导电类型的第一源区掺杂部，即本实施例中在P型阱区203的表面形成N型的第一源区掺杂部205。具体而言，步骤2)至少包括：2-1)通过第一图形掩膜2071以与垂直方向呈一倾斜角度的方向分别向沟槽204上部的侧壁注入第一离子，以在P型阱区203的表面形成第一源区掺杂部205。通过第一图形掩膜2071沿与沟槽204的侧壁呈一预定角度进行离子注入而于第一主面201a表面形成第一源区掺杂部205。由于所述硬掩膜可以沉积为具有均匀的厚度且诸如反应离子刻蚀工艺之类的刻蚀工艺具有各向异性，使存在于第一主面的第一图形掩膜维持均匀的厚度。所述第一离子的注入深度与存在于第一主面的第一图形掩膜的厚度及倾斜角度相关，使第一离子的注入角度保持一致，可以确保离子注入的深度均一。较佳地，可以与垂直方向呈倾斜角度θ的方向分别向沟槽204的侧壁注入第一离子，其中所述倾斜角度θ的范围在10°～60°。可以根据半导体装置的应用需要对离子注入工艺的倾斜角度θ进行调整，由此可以实现灵活且精确地控制离子注入的深度。在本实施例中，用于离子注入工艺的第一离子包括V主族的离子，例如磷离子或砷离子。

接着，参见图13-14所示，在执行步骤2)之后，于步骤3)处所述基底的第一主面201a形成沟槽栅结构206，所述沟槽栅结构包括设置于沟槽204内壁上的栅氧化层2061以及位于所述栅氧化层上的栅电极层。举例而言，所述栅电极层可以包含金属栅极和多晶硅栅极中的一种。具体地，步骤3)至少包括：3-1)在所述基底的第一主面201a形成栅氧化层2061，和在所述栅氧化层上形成多晶硅结构2062，所述多晶硅结构填充于沟槽204中且通过所述栅氧化层2061与基底201、P型阱区203和所述P型阱区表面形成的第一源区掺杂部205电性隔离；3-2)通过刻蚀工艺去除所述基底的第一主面201a上的多晶硅结构2062，同时一部分的栅氧化层被去除。由于在基底的边缘区域至中间区域上栅氧化层的刻蚀速率不一致，覆于所述基底的第一主面之上的残留氧化层的厚度从所述基底的边缘区域至中间区域逐渐减小。如图15所示，覆于第一沟槽栅结构206a附近第一表面之上的残留氧化层、覆于第二沟槽栅结构206b附近第一表面之上的残留氧化层和覆于第三沟槽栅结构206c附近第一表面之上的残留氧化层具有逐渐减少的厚度。在本实施例的步骤3-2)中，所述刻蚀工艺可以干法刻蚀工艺或湿法刻蚀工艺。

图16是根据本实施例的步骤4)所呈现的结构示意图，在步骤4)处，通过第二图形掩膜2072向第一源区掺杂部205注入第二离子以形成N型的第二源区掺杂部208，其中所述第一离子的注入深度大于所述第二离子的注入深度。参见图16，第一沟槽栅结构206a一侧的第一源区掺杂部所注入第二离子的深度小于第一沟槽栅结构206b相同侧的第一源区掺杂部所注入第二离子的深度。以所述倾斜角度注入的第一离子的深度实质上确定N型源区的最大深度，由此可以通过在整个晶圆范围内维持第一离子的注入过程中一致的倾斜角度，这样可实现片内的阈值电压的稳定性。此外，于单个元胞而言，例如具有第二沟槽栅结构206b的元胞，形成第一源区掺杂部的第一离子的注入深度h1大于形成第二源区掺杂部的第二离子的注入深度h2。

结合图16，步骤4)至少包括：4-1)在显露出残留氧化层的所述第一主面上形成光刻胶层；4-2)通过光刻工艺定义出第二图形掩膜2072，随后向所述第一源区掺杂部注入所述第二离子。由此可见，所述源区包括第一离子的注入区域和第二离子的注入区域，即如图16所示的第一源区掺杂部205和第二源区掺杂部208，且所述第一离子的注入区域与所述第二离子的注入区域相交叠，使得所述源区与所述阱区之间形成为PN结。较佳地，可以沿垂直方向通过第二图形掩膜2072向第一源区掺杂部205注入所述第二离子。所述第二离子可以是与所述第一离子相同的离子；或者，所述第二离子可以是与所述第一离子不同的离子。可以预想的是，尽管本文中示出了刻蚀工艺之后基底表面残留的氧化层具有由基底的边缘区域向中间区域逐渐减少的厚度，但本发明所述的制作方法也可以用于解决在离子注入工艺之前的工艺所导致的基底不同位置处形成的氧化层或其他形式的层厚度不均一问题。

如图17所示，所述功率半导体装置的制作方法，还包括：5)于沟槽栅结构206的顶面上形成绝缘介质层209；6)于基底的第一主面201a上形成芯片金属层210，所述芯片金属层通过所述绝缘介质层与多晶硅结构电性隔离，从而完成所述功率半导体装置的正面结构。

如前所述，所述功率半导体装置的制作方法，可以用于制作绝缘栅双极晶体管、金属氧化物半导体场效应晶体管以及具有沟槽型栅极的栅控器件。

实施例二

返回图16～图17，其显示本发明实施例二提供的功率半导体装置，所述功率半导体装置包括：基底201，所述基底包括相对的第一主面201a及第二主面201b，所述基底中设置有第一导电类型的漂移区2011；第二导电类型的阱区203，位于所述基底的第一主面上201a，所述阱区与所述漂移区相接触；沟槽栅结构206，所述沟槽栅结构贯穿所述阱区且延伸进入所述漂移区，所述沟槽栅结构包括栅氧化层2061和多晶硅结构2062，所述多晶硅结构通过所述栅氧化层与基底201隔离；以及源区，所述源区位于所述沟槽栅结构上部的侧壁。

所述基底201可以为硅基底、锗基底、锗硅基底、碳化硅基底、砷化镓基底或类似的半导体基底，且并不限于此处所列举的示例。所述基底201可以为N型掺杂或P型掺杂。在本实施例中，所述基底201为N型掺杂的硅基底201，所述基底的掺杂类型可以依据器件的实际需求进行选择。

不同于通过一次离子注入形成源区108本实施例中的源区具有从基底201的边缘区域至中间区域逐渐增加的深度，参见图7。本发明的功率半导体装置中的所述源区具有一致的厚度，如图17所示的A’、B’和C’点标示的源区的最大深度处；相比之下，图7所示的A、B和C点标示的源区最大深度各不同，所述源区的最大深度的差异会引起阈值电压的不均匀性。此外，每个源区具有自基底的第一主面201a沿所述沟槽栅结构侧壁向所述基底内部延伸的第一源区掺杂部，所述第一源区掺杂部具有一致的第一深度。较佳地，每个源区还可以包括位于所述基底的第一主面的第二源区掺杂部，所述第二源区掺杂部自所述第一源区掺杂部朝远离所述沟槽栅结构侧壁延伸且与所述第一源区掺杂部相连的第二源区掺杂部，所述第二源区掺杂部具有第二深度，所述第一源区掺杂部的第一深度大于所述第二源区掺杂部的第二深度。于所述基底的第一主面201a表面形成有所述第二源区掺杂部，这样更利于所述源区表面形成稳定的欧姆接触，降低接触电阻。例如，第二沟槽栅结构的侧壁设置有具有第一深度h1的第一源区掺杂部205和第二深度h2的第二源区掺杂部208，图16所示。

所述功率半导体装置还包括：绝缘介质层209，设置于所述沟槽栅结构的顶面上；以及芯片金属层210，所述芯片金属层覆盖包括所述绝缘介质层的所述基底的第一主面201a。

如图17所示，在本实施例中，所述功率半导体装置还包括终端结构，位于所述功率半导体装置的外围，所述终端结构包括第二导电类型的场限环区域202，所述第二导电类型的场限环区域包括多个间隔排列的P型掺杂区。

对于上述实施例的半导体装置，所述第一导电类型为N型导电类型，所述第二导电类型为P型导电类型；当然，在其他的实施例中，所述第一导电类型也可以为P型导电类型，所述第二导电类型也可以为N型导电类型。如上所述，本发明的功率半导体装置及其制备方法，具有以下有益效果：

本发明通过在形成沟槽栅结构之前引入沿与沟槽侧壁呈一倾斜角度方向的离子注入，杜绝了由基底表面不同位置处残留的氧化层厚度不均匀引起的阈值电压漂移，使整片晶圆上栅极阈值电压的变化范围变小，保证了整片晶圆上不同芯片的阈值电压的一致性，从而可以避免器件工作过程中开启电压差异过大，由此消除芯片并联使用时局部芯片过载的问题，进而有利于提升电子电路的可靠性和抗干扰能力。此外，由于离子注入过程使用的硬掩膜具有均匀的厚度分布，通过调整离子注入的角度可以实现灵活地控制源区的深度。通过所述制作方法可以获得最大深度一致的源区，可以确保整片晶圆范围内阈值电压的一致性，可以延长装置使用时的工作寿命。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种功率半导体装置，其特征在于，所述功率半导体装置包括：

基底，所述基底包括相对的第一主面及第二主面，所述基底中设置有第一导电类型的漂移区；

第二导电类型的阱区，位于所述基底的第一主面上，所述阱区与所述漂移区相接触；

沟槽栅结构；以及

源区，所述源区位于所述沟槽栅结构上部的侧壁，每个源区包括自所述基底第一主面沿所述沟槽栅结构侧壁向所述基底内部延伸的第一源区掺杂部，所述第一源区掺杂部掺杂有第一离子，且所述第一源区具有一致的第一深度。

2.根据权利要求1所述的功率半导体装置，其特征在于，所述源区还包括位于所述基底的第一主面的第二源区掺杂部，所述第二源区掺杂部自所述第一源区掺杂部朝远离所述沟槽栅结构侧壁延伸且与所述第一源区掺杂部相连的第二源区掺杂部，所述第二源区掺杂部掺杂有第二离子，所述第二源区掺杂部具有第二深度，所述第一源区掺杂部的第一深度大于所述第二源区掺杂部的第二深度。

3.根据权利要求1所述的功率半导体装置，其特征在于，所述功率半导体装置还包括：

绝缘介质层，设置于所述沟槽栅结构的顶面上；

芯片金属层，所述芯片金属层覆盖包括所述绝缘介质层的所述基底的第一主面上。

4.根据权利要求2所述的功率半导体装置，其特征在于，所述第一离子为磷离子和砷离子中的任一种，并且所述第二离子为磷离子和砷离子中的任一种。

5.一种功率半导体装置的制作方法，其特征在于，所述制作方法包括：

1)提供第一导电类型的基底，包括相对的第一主面及第二主面，所述基底的第一主面设置有第二导电类型的阱区以及沟槽；

2)以与垂直方向呈一倾斜角度的方向分别向所述沟槽上部的侧壁注入第一离子，以在所述阱区的表面形成第一导电类型的第一源区掺杂部，其中所述第一离子具有一致的注入深度；以及

3)于所述基底的第一主面形成沟槽栅结构。

6.根据权利要求5所述的功率半导体装置的制作方法，其特征在于，所述制作方法还包括：

4)通过图形掩膜向所述第一源区掺杂部注入第二离子以形成具有第一导电类型的第二源区掺杂部，其中所述第一离子的注入深度大于所述第二离子的注入深度。

7.根据权利要求5所述的功率半导体装置的制作方法，其特征在于，步骤1)包括：

1-1)于设置有第二导电类型的所述阱区的所述基底的第一主面上沉积一硬掩膜层；

1-2)于沉积有所述硬掩膜层的所述基底的第一主面上刻蚀，形成有贯穿所述硬掩膜层和所述阱区的所述沟槽。

8.根据权利要求7所述的功率半导体装置的制作方法，其特征在于，步骤2)包括：

2-1)以与垂直方向呈倾斜角度θ的方向分别向所述沟槽的侧壁注入第一离子，其中所述倾斜角度θ的范围在10°～60°。

9.根据权利要求5所述的功率半导体装置的制作方法，其特征在于，步骤3)包括：

3-1)在所述基底的第一主面形成栅氧化层，和在所述栅氧化层上形成多晶硅结构，以在所述沟槽中形成沟槽栅结构；

3-2)通过刻蚀工艺去除所述基底的第一主面上的所述多晶硅结构，同时所述栅氧化层被部分地去除，从而覆于所述基底的第一主面之上的残留氧化层的厚度从所述基底的边缘区域至中间区域逐渐减小。

10.根据权利要求6所述的功率半导体装置的制作方法，其特征在于，步骤4)包括：

4-1)在显露出残留氧化层的所述第一主面上形成光刻胶层；

4-2)通过光刻工艺定义出所述图形掩膜，随后沿垂直方向向所述第一源区掺杂部注入所述第二离子。

Images