CN112038392A - 半导体装置 - Google Patents

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Abstract

目的在于提供能够降低半导体装置的泄漏电流的技术。半导体装置具有：第4杂质层，其在末端部中的最外周的第2杂质层与第1杂质层之间，以与最外周的第2杂质层连接，但与第1杂质层分离的状态配置，第4杂质层具有第2导电型，杂质浓度比第2杂质层低；绝缘膜，其配置于末端部的至少一部分之上，在第1杂质层之上具有第1开口部；以及电极，其配置于绝缘膜之上，经由第1开口部而与第1杂质层连接。

Description

半导体装置
技术领域
本发明涉及电力用半导体装置等半导体装置。
背景技术
关于具有高耐压的电力用半导体装置提出了各种技术。例如在专利文献1中提出了通过在半导体衬底的表面的末端部配置多个P层而使半导体装置高耐压化的技术。
专利文献1：日本特开2013-38329号公报
但是，在专利文献1的技术中存在由于泄漏电流较大，因此半导体装置的断开状态的发热变大，能量的损耗也变大这样的问题。
发明内容
因此，本发明就是鉴于上述那样的问题而提出的，提供能够降低半导体装置的泄漏电流的技术。
本发明涉及的半导体装置具有：半导体衬底，其具有规定出了元件部、围绕所述元件部的末端部的表面，该半导体衬底具有第1导电型；第1杂质层，其围绕所述元件部地配置于所述末端部中的与所述元件部相反侧的端部，该第1杂质层具有第1导电型，杂质浓度比所述半导体衬底高；多个第2杂质层，它们彼此分离并围绕所述元件部地配置于所述末端部中的除了所述端部以外的部分，该多个第2杂质层具有第2导电型；大于或等于1个第3杂质层，其配置于所述末端部中的所述多个第2杂质层之间，该大于或等于1个第3杂质层具有第2导电型，杂质浓度比所述第2杂质层低；第4杂质层，其在所述末端部中的最外周的所述第2杂质层与所述第1杂质层之间，以与最外周的所述第2杂质层连接，但与所述第1杂质层分离的状态配置，该第4杂质层具有第2导电型，杂质浓度比所述第2杂质层低；绝缘膜，其配置于所述末端部的至少一部分之上，在所述第1杂质层之上具有第1开口部；以及电极，其配置于所述绝缘膜之上，经由所述第1开口部而与所述第1杂质层连接。
发明的效果
根据本发明，第4杂质层与最外周的所述第2杂质层连接，但与所述第1杂质层分离，电极配置于绝缘膜之上，经由第1开口部而与第1杂质层连接。根据这样的结构，能够降低半导体装置的泄漏电流。
附图说明
图1是表示关联半导体装置的结构的俯视图。
图2是表示关联半导体装置的结构的剖视图。
图3是表示实施方式1涉及的半导体装置的结构的剖视图。
图4是表示耐压等级与距离的关系的图。
图5是表示实施方式1涉及的半导体装置的分布的图。
图6是表示实施方式1涉及的半导体装置的分布的图。
图7是表示耐压与被标准化后的有效剂量的相关关系的图。
图8是表示实施方式1涉及的半导体装置的制造方法的一个例子的图。
图9是表示实施方式2涉及的半导体装置的结构的剖视图。
图10是表示实施方式3涉及的半导体装置的结构的剖视图。
图11是表示实施方式1涉及的半导体装置的电场分布的图。
图12是表示实施方式3的变形例涉及的半导体装置的结构的剖视图。
图13是表示实施方式4涉及的半导体装置的结构的剖视图。
标号的说明
1元件部，2末端部，3半导体衬底，4绝缘膜，4a第1开口部，4b第2开口部，6电极，7半绝缘膜，9P层，10a、10b P-层，11N++层，12多晶半导体膜。
具体实施方式
<关联半导体装置>
首先，在对本发明的实施方式涉及的半导体装置进行说明前，对与其关联的半导体装置(下面，记为“关联半导体装置”)进行说明。下面，以第1导电型为N型，第2导电型为P型的结构为例而进行说明。但是，并不限于此，也可以是第1导电型为P型，第2导电型为N型。
图1是表示关联半导体装置的结构的俯视图，图2是沿图1的A1-A2线的示出该结构的剖视图。
如图1及图2所示，半导体衬底3具有规定出了元件部1和末端部2的表面。在元件部1配置IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal Oxide SemiconductorField Effect Transistor)、SBD(Schottky barrier diode)、PND(PN junction diode)等半导体元件。此外，作为半导体元件的一个例子，在图2中示出IGBT。
末端部2围绕元件部1。在该末端部2配置对关联半导体装置的耐压进行保持的构造。
如图2所示，关联半导体装置具有上述半导体衬底3、绝缘膜4、P+层5a、P++层5b、栅极配线5c、半绝缘膜7、绝缘膜8、P-层10b、N++层11、多个P层9、大于或等于1个P-层10a。此外，在图2中示出耗尽层31的边界，相对于该边界，元件部1侧为高电阻区域32，N++层11侧为低电阻区域33。
半导体衬底3呈N-型即N型。此外，半导体衬底3大致呈N型即可，也可以是局部地呈P型。半导体衬底3可以由通常的半导体晶片构成，也可以由外延生长层构成。
P+层5a及P++层5b是横跨半导体衬底3的元件部1及末端部2而配置的。栅极配线5c隔着绝缘膜4配置于P+层5a之上。
第1杂质层即N++层11围绕元件部1而配置于半导体衬底3的末端部2中的与元件部1相反侧的端部即外周部。N++层11呈N型，N型的杂质浓度比半导体衬底3高。
多个第2杂质层即多个P层9彼此分离并围绕元件部1而配置于末端部2中的除了外周部以外的部分。多个P层9例如是以固定的间距配置的。此外，元件部1侧的P层9的元件部1侧的部分与P+层5a重叠，元件部1侧的P层9的范围比其它P层9的范围大。
大于或等于1个第3杂质层即大于或等于1个P-层10a配置于末端部2中的多个P层9之间。P-层10a可以配置于彼此相邻的P层9之间的一部分，也可以配置于彼此相邻的P层9之间的整个部分，也可以围绕元件部1而配置。P-层10a呈P型，P型的杂质浓度比P层9低。另外，P-层10a的深度比P层9的深度小。
P-层10b配置于末端部2中的最外周的P层9与N++层11之间的整个区域，以与最外周的P层9连接且与N++层11连接的状态配置。P-层10b也可以围绕元件部1而配置。P-层10b呈P型，P型的杂质浓度比P层9低。另外，P-层10b的深度比P层9的深度小。
绝缘膜4配置于末端部2的至少一部分之上，绝缘膜4在N++层11之上具有第1开口部4a。半绝缘膜7配置于绝缘膜4之上，经由第1开口部4a而与N++层11连接。绝缘膜8覆盖半绝缘膜7而配置。
这里，就不具有P-层10a、10b的半导体装置而言，由于存在于绝缘膜4中的电荷，与绝缘膜4接触的半导体衬底3的最表面的杂质浓度变高。其结果，妨碍耐压保持时的耗尽层的延伸，耐压降低。
相对于此，就关联半导体装置而言，通过P-层10a、10b，能够对与绝缘膜4接触的半导体衬底3的最表面的杂质浓度变高进行抑制。因此，能够使耐压保持时的耗尽层31扩展，例如能够实现6500V的高耐压等级的半导体装置。
下面，对关联半导体装置的问题进行说明。在关联半导体装置的模式为耐压模式时，半导体衬底3内部的耗尽层31从元件部1的表面向半导体衬底3的端部扩展，但如果耗尽层31到达端部则泄漏电流会急剧增加。因此，就关联半导体装置而言，通过将半导体衬底3的尺寸设得充分大，从而使得耗尽层31不会延伸至半导体衬底3的端部。其结果，末端部2的外周部等成为没有变为耗尽层31的低电阻区域33。
但是，就关联半导体装置而言，由于P-层10b配置于末端部2中的最外周的P层9与N++层11之间的整个区域，因此在关联半导体装置的模式为耐压模式时，有时P-层10b与低电阻区域33接触。如果P-层10b与低电阻区域33接触，则产生从半导体衬底3的背面，经由低电阻区域33、P-层10b、P层9、及P-层10a等到达元件部1的泄漏电流路径(图2的虚线箭头)。
其结果，在关联半导体装置中存在由于泄漏电流变大，因此关联半导体装置的断开状态的发热变大，能量的损耗也变大这样的问题。相对于此，根据下面说明的实施方式涉及的半导体装置，能够解决这样的问题。
<实施方式1>
图3是表示本发明的实施方式1涉及的半导体装置的结构的剖视图，是与图2的剖视图对应的图。以下，对本实施方式1涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
如图3所示，在本实施方式1中，第4杂质层即P-层10b在末端部2中的最外周的P层9与N++层11之间，以与最外周的P层9连接，但与N++层11分离的状态配置。即，在P-层10b与N++层11之间夹着半导体衬底3所具有的N-型的部分。此外，以P-层10b的N++层11侧的端部与耐压模式时的低电阻区域33充分分离的方式设计P-层10b。另外，本实施方式1涉及的半导体装置还具有电极6。该电极6配置于绝缘膜4之上，经由第1开口部4a而与N++层11连接。
根据上述那样的本实施方式1，P-层10b构成为与N++层11分离。因此，在半导体装置的模式为耐压模式时，由于对P-层10b与低电阻区域33接触进行了抑制，因此能够对泄漏路径的形成进行抑制，其结果，能够降低半导体装置的泄漏电流。
另外，作为外部电荷对没有形成P-层10b的部分造成影响的对策，在本实施方式1中，没有形成P-层10b的部分之上具有隔着绝缘膜4配置的电极6。由于该电极6在芯片的端部与N++层11连接，因此能够获得与电源电压相同的电位。通过由此产生的电极6的屏蔽效果，能够对半导体衬底3外部的外部电荷的影响进行抑制。
这里，在本实施方式1中，最外周的P层9的电极6侧的端部与电极6的元件部1侧的端部之间的距离W1大于或等于5μm。根据这样的结构，能够对在耗尽层31延伸至电极6的元件部1侧的端部的情况下产生的电极6正下方的电场集中进行抑制。此外，距离W1的最小值也可以如图4所示根据耐压等级而变更。
图5是表示本实施方式1涉及的P层9及P-层10a、10b的分布的图，图6是将图5的一部分放大的图。在图5及图6中，圆形符号表示P层9的分布，粗实线表示浓度高的P-层10a、10b的分布，细虚线表示中间浓度的P-层10a、10b的分布，细实线表示浓度低的P-层10a、10b的分布。
在本实施方式1中，P-层10a、10b的P型的峰值杂质浓度大于或等于P层9的P型的峰值杂质浓度的0.001倍而小于或等于0.1倍，P-层10a、10b的深度为0.5μm。在P-层10a、10b的峰值杂质浓度及深度满足上述条件的情况下，能够降低P-层10a、10b的形成所需要的有效注入量的增加、耐压降低等对耐压的不良影响、形成P层9的工艺裕量的减少等。
图7是表示耐压与被标准化后的有效剂量的相关关系的图。被标准化后的有效剂量是在P层9的有效剂量>>P-层10a、10b的有效剂量成立的条件下用P层9的有效剂量和P-层10a、10b的有效剂量之和除以最佳剂量而得到的值。这里，在本实施方式1中，如上所述，P-层10a、10b的有效剂量(P型杂质量)远远比P层9的有效剂量(P型杂质量)小。因此，无需实质性地考虑P-层10a、10b的有效剂量，就能够以P层9的有效剂量＝最佳剂量成立的方式对它们的有效剂量进行设定。
<制造方法>
在P-层10a、10b的形成中，使用例如使用了小于或等于50keV的RTP(RapidThermal Process)进行的低能量注入、气体掺杂、及液体处理等。如图8所示，由于各形成方法存在优点及缺点，因此优选考虑半导体装置的规格、制造流程、及制造环境等来选择任意的形成方法。
<实施方式1的总结>
根据上述那样的本实施方式1涉及的半导体装置，具有大于或等于1个P-层10a、与N++层11分离的P-层10b、配置于绝缘膜4之上的电极6。根据这样的结构，能够提高半导体装置的耐压，并且能够降低泄漏电流。
另外，最外周的P层9的电极6侧的端部与电极6的元件部1侧的端部之间的距离W1大于或等于5μm。根据这样的结构，能够对在耗尽层31延伸至电极6周边的情况下产生的电极6正下方的电场集中进行抑制。
<实施方式2>
图9是表示本发明的实施方式2涉及的半导体装置的结构的剖视图，是与图2的剖视图对应的图。以下，对本实施方式2涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
图9的本实施方式2涉及的半导体装置的结构与向图3的实施方式1涉及的半导体装置的结构追加了高浓度的多晶半导体膜12的结构相同。此外，多晶半导体膜12的浓度的范围例如为1E19～1E21cm-3。
多晶半导体膜12配置于第1开口部4a周边的绝缘膜4之上。电极6配置于绝缘膜4及多晶半导体膜12之上，与多晶半导体膜12连接。最外周的P层9的多晶半导体膜12侧的端部与多晶半导体膜12的元件部1侧的端部之间的距离W1大于或等于5μm。
<实施方式2的总结>
根据上述那样的本实施方式2涉及的半导体装置，由于具有与实施方式1相同的结构要素，因此与实施方式1相同地，能够提高半导体装置的耐压，并且能够降低泄漏电流。
另外，根据本实施方式2，多晶半导体膜12隔着绝缘膜4在多晶半导体膜12附近的半导体衬底3的表面生成N型的积蓄层，因此能够阻止表面处的耗尽层的不必要的延伸。因此，能够缩小末端部2的宽度。其结果，能够缩小半导体衬底3的面积，因此能够实现芯片成本的降低及电流密度增加。
另外，最外周的P层9的电极6侧的端部与多晶半导体膜12的元件部1侧的端部之间的距离W1大于或等于5μm。根据这样的结构，能够对在耗尽层31延伸至多晶半导体膜12周边的情况下产生的多晶半导体膜12正下方的电场集中进行抑制。
<实施方式3>
图10是表示本发明的实施方式3涉及的半导体装置的结构的剖视图，是与图2的剖视图对应的图。以下，对本实施方式3涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
在本实施方式3中，绝缘膜4不仅具有第1开口部4a，与实施方式1不同，在多个P层9之上具有1个第2开口部4b。而且，半绝缘膜7经由第2开口部4b而与多个P层9连接。
这里，如实施方式1涉及的半导体装置(图3)所示，就在P层9之上存在绝缘膜4的结构而言，有时在连续的电压施加中热电子被注入至绝缘膜4，将绝缘膜4充电，在该情况下担心引起耐压劣化。
图11是表示上述实施方式1涉及的半导体装置(图3)的半导体衬底3表面的电场分布的图。此外，图11的横轴表示沿图3的B1-B2线的位置。图11的实线表示将绝缘膜4充电前的电场分布，虚线表示将绝缘膜4充电后的电场分布。
如果将电压施加于半导体装置，则如图3的虚线的圆形符号及图11的实线所示，电场集中于P-层10a、10b的元件部1侧的端部。在该情况下，如果通过高电场加速后的热电子由于隧道现象注入至绝缘膜4而被积蓄，则充电后的绝缘膜4对半导体衬底3内部的电场分布造成影响。其结果，如图11的虚线所示，电场局部地集中，有可能引起雪崩击穿、乃至耐压劣化。此外，在图11中电场的集中移位至元件部1侧，但有时也与其不同，移位至末端部2侧。
相对于此，就本实施方式3涉及的半导体装置而言，由于在P层9之上配置有半绝缘膜7而并非绝缘膜4，因此能够对上述那样的耐压劣化进行抑制。
另外，在本实施方式3中，第2开口部4b的元件部1侧的端部与大于或等于1个P-层10a中的元件部1侧的P-层10a的元件部1侧的端部之间的距离W2大于0。根据这样的结构，能够进一步对耐压劣化进行抑制。
<实施方式3的总结>
根据上述那样的本实施方式3涉及的半导体装置，由于具有与实施方式1相同的结构要素，因此与实施方式1相同地，能够提高半导体装置的耐压，并且能够降低泄漏电流。
另外，根据本实施方式3，由于半绝缘膜7经由第2开口部4b与多个P层9连接，因此能够对由热电子的注入造成的耐压劣化进行抑制。
另外，根据本实施方式3，由于第2开口部4b的元件部1侧的端部与大于或等于1个P-层10a中的元件部1侧的P-层10a的元件部1侧的端部之间的距离W2大于0，因此能够进一步对耐压劣化进行抑制。
<实施方式3的变形例>
在实施方式3中，绝缘膜4在多个P层9之上具有1个第2开口部4b。但是，绝缘膜4并不限于此，也可以如图12所示，在多个P层9之上各自具有多个第2开口部4b。具体而言，多个第2开口部4b也可以设置于被注入热电子的P-层10a、10b的元件部1侧的端部之上。而且，也可以是半绝缘膜7经由多个第2开口部4b与多个P层9连接。在该情况下，也与实施方式3相同地，能够对由热电子的注入造成的耐压劣化进行抑制。
<实施方式4>
图13是表示本发明的实施方式4涉及的半导体装置的结构的剖视图，是与图2的剖视图对应的图。以下，对本实施方式4涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
本实施方式4涉及的半导体装置的结构与将实施方式2涉及的半导体装置的结构、实施方式3涉及的半导体装置的结构组合后的结构相同。即，在本实施方式4中，多晶半导体膜12配置于第1开口部4a周边的绝缘膜4之上，电极6配置于绝缘膜4及多晶半导体膜12之上，与多晶半导体膜12连接。另外，绝缘膜4在多个P层9之上具有第2开口部4b，半绝缘膜7经由第2开口部4b而与多个P层9连接。
根据这样的本实施方式4涉及的半导体装置，能够得到实施方式2涉及的半导体装置的效果、实施方式3涉及的半导体装置的效果。
此外，本发明可以在其发明的范围内将各实施方式及各变形例自由地组合，或对各实施方式及各变形例适当地进行变形、省略。

Claims (8)

1.一种半导体装置，其具有：
半导体衬底，其具有规定出了元件部、围绕所述元件部的末端部的表面，该半导体衬底具有第1导电型；
第1杂质层，其围绕所述元件部地配置于所述末端部中的与所述元件部相反侧的端部，该第1杂质层具有第1导电型，杂质浓度比所述半导体衬底高；
多个第2杂质层，它们彼此分离并围绕所述元件部地配置于所述末端部中的除了所述端部以外的部分，该多个第2杂质层具有第2导电型；
大于或等于1个第3杂质层，其配置于所述末端部中的所述多个第2杂质层之间，该大于或等于1个第3杂质层具有第2导电型，杂质浓度比所述第2杂质层低；
第4杂质层，其在所述末端部中的最外周的所述第2杂质层与所述第1杂质层之间，以与最外周的所述第2杂质层连接，但与所述第1杂质层分离的状态配置，该第4杂质层具有第2导电型，杂质浓度比所述第2杂质层低；
绝缘膜，其配置于所述末端部的至少一部分之上，在所述第1杂质层之上具有第1开口部；以及
电极，其配置于所述绝缘膜之上，经由所述第1开口部而与所述第1杂质层连接。
2.根据权利要求1所述的半导体装置，其中，
还具有在所述第1开口部周边的所述绝缘膜之上配置的多晶半导体膜，
所述电极与所述多晶半导体膜连接。
3.根据权利要求1或2所述的半导体装置，其中，
所述大于或等于1个第3杂质层及所述第4杂质层的第2导电型的杂质浓度大于或等于所述第2杂质层的第2导电型的杂质浓度的0.001倍而小于或等于0.1倍。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述大于或等于1个第3杂质层及所述第4杂质层的深度小于或等于0.5μm。
5.根据权利要求1所述的半导体装置，其中，
最外周的所述第2杂质层的所述电极侧的端部与所述电极的所述元件部侧的端部之间的距离大于或等于5μm。
6.根据权利要求2所述的半导体装置，其中，
最外周的所述第2杂质层的所述多晶半导体膜侧的端部与所述多晶半导体膜的所述元件部侧的端部之间的距离大于或等于5μm。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述绝缘膜在所述多个第2杂质层之上还具有第2开口部，
所述半导体装置还具有经由所述第2开口部与所述多个第2杂质层连接的半绝缘膜。
8.根据权利要求7所述的半导体装置，其中，
所述第2开口部的所述元件部侧的端部与所述大于或等于1个第3杂质层中的所述元件部侧的第3杂质层的所述元件部侧的端部之间的距离大于0。
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