CN104241398A - 半导体元件、半导体元件的制造方法 - Google Patents

半导体元件、半导体元件的制造方法 Download PDF

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Abstract

本发明的目的在于，提供能够防止在激活区域和阱区域的边界处杂质浓度变高的半导体元件、以及该半导体元件的制造方法。具有：第1导电型的衬底(10)；第2导电型的第1杂质区域(12)，其形成在该衬底的正面侧；第2导电型的第2杂质区域(14)，其形成在该衬底的正面侧，与该第1杂质区域接触，且在俯视观察时将该第1杂质区域包围，并且在剖面观察时比该第1杂质区域深；以及第2导电型的耐圧保持构造(16)，其形成为在俯视观察时包围该第2杂质区域。该第1杂质区域和该第2杂质区域的边界处的杂质浓度小于或等于该第2杂质区域的杂质浓度的最大值，电流在该衬底的正面和背面之间流动。

Description

半导体元件、半导体元件的制造方法
技术领域
本发明涉及例如流过大电流的半导体元件、及该半导体元件的制造方法。
背景技术
在专利文献1中示出IGBT的剖面(例如，参照图5)。该IGBT具有：P基极区域；以及保护环(guard ring)，其以在P基极区域的外周侧将P基极区域包围的方式形成。保护环是用于半导体元件的耐圧保持的公知的耐圧保持构造。
专利文献1：日本特开平7-273325号公报
在担负主电流的导通的基极区域等激活区域和衬底之间，有时形成有曲率较大的PN结而导致半导体元件的耐圧下降。为了防止这种情况，优选形成与激活区域的外周部接触，且与激活区域为相同导电型的阱区域。阱区域形成在激活区域和耐圧保持构造之间。
如上所述，由于阱区域与激活区域的作用不同，因此它们的杂质浓度、深度大多不同。因此，考虑通过利用不同的掩膜所实施的离子注入工序而形成激活区域和阱区域。即，为了形成激活区域和阱区域，向衬底进行2次离子注入。在该情况下，设置使得用于形成激活区域的杂质注入区域和用于形成阱区域的杂质注入区域之间局部重复的重复注入区域，以使激活区域和阱区域可靠地接触。这样，存在在重复注入区域中的杂质浓度过高，针对衬底的空穴注入量增大，或者恢复电流向重复注入区域集中并导致SOA(Safe Operating Area：安全动作区域)减小的问题。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种能够防止在激活区域和阱区域的边界处杂质浓度变高的半导体元件、以及该半导体元件的制造方法。
本申请的发明涉及的半导体元件的特征在于，具有：第1导电型的衬底；第2导电型的第1杂质区域，其形成在该衬底的正面侧；第2导电型的第2杂质区域，其形成在该衬底的正面侧，与该第1杂质区域接触，且在俯视观察时将该第1杂质区域包围，并且在剖面观察时比该第1杂质区域深；以及第2导电型的耐圧保持构造，其以俯视观察时将该第2杂质区域包围的方式形成。并且，该第1杂质区域和该第2杂质区域的边界处的杂质浓度小于或等于该第2杂质区域的杂质浓度的最大值，电流在该衬底的正面和背面之间流动。
本申请的发明涉及的半导体元件的制造方法的特征在于，具有下述工序：在第1导电型的衬底的正面形成掩膜的工序，该掩膜具有第1部分以及第2部分，该第1部分具有第1开口，该第2部分形成为通过宽度比该第1开口宽的环状的第2开口将该第1部分包围；利用该掩膜将第2导电型的杂质注入至该衬底的工序；以及热扩散工序，在该工序中，使经过该第1开口注入的杂质热扩散而形成第1杂质区域，并且使经过该第2开口注入的杂质热扩散而形成第2杂质区域，该第2杂质区域与该第1杂质区域接触，且在俯视观察时将该第1杂质区域包围，并且在剖面观察时比该第1杂质区域深。并且，该第1杂质区域和该第2杂质区域的边界处的杂质浓度小于或等于该第2杂质区域的杂质浓度的最大值。
发明的效果
根据本发明，能够防止激活区域和阱区域的边界处杂质浓度变高。
附图说明
图1是本发明的实施方式1涉及的半导体元件的局部剖面图。
图2是本发明的实施方式1涉及的半导体元件的俯视图。
图3是省略正极、场板以及层间绝缘膜后的半导体元件的俯视图。
图4是在衬底的背面侧形成有n+层的半导体元件的局部剖面图。
图5是在衬底的正面形成有掩膜材料的半导体元件的局部剖面图。
图6是将掩膜材料图案化而形成掩膜后的半导体元件的剖面图。
图7是掩膜的俯视图。
图8是形成注入区域后的半导体元件的局部剖面图。
图9是热扩散工序后的半导体元件的局部剖面图。
图10是形成沟道截断环后的半导体元件的局部剖面图。
图11是形成层间绝缘膜及金属膜后的半导体元件的局部剖面图。
图12是形成正极和场板后的半导体元件的局部剖面图。
图13是对比例的半导体元件的局部剖面图。
图14是表示对比例的半导体元件的第1杂质区域和第2杂质区域的制造方法的局部剖面图。
图15是表示从第1杂质区域至第2杂质区域的、特定深度处的杂质浓度的图。
图16是用等浓度线表示实施方式1涉及的第1杂质区域和第2杂质区域的杂质浓度的模拟结果。
图17是用等浓度线表示对比例的第1杂质区域、第2杂质区域、以及边界区域的杂质浓度的模拟结果。
图18是表示实施方式1涉及的半导体元件的恢复电流的流向的局部剖面图。
图19是表示第1杂质区域和第2杂质区域的深度方向的杂质浓度分布的图。
图20是在图19的局部形成斜线后的图。
图21是形成有肖特基结的半导体元件的局部剖面图。
图22是本发明的实施方式2涉及的掩膜的俯视图。
图23是本发明的实施方式3涉及的半导体元件的俯视图。
图24是掩膜的俯视图。
图25是本发明的实施方式4涉及的半导体元件的俯视图。
图26是掩膜的俯视图。
图27是与图25的XXⅦ-XXⅦ′虚线部分对应的局部剖面图。
图28是本发明的实施方式5涉及的半导体元件的局部剖面图。
图29是对比例的IGBT的局部剖面图。
图30是实施方式6涉及的形成注入区域后的半导体元件的局部剖面图。
图31是形成注入区域后的半导体元件的局部剖面图。
图32是热扩散工序后的半导体元件的局部剖面图。
图33是用等浓度线表示图32的构造的第2导电型的杂质浓度的模拟结果。
标号的说明
10：衬底；12：第1杂质区域；14：第2杂质区域；16：耐圧保持构造；16a、16b：保护环；18：沟道截断环；20：正极电极；22、24、26：场板；28：层间绝缘膜；30：n+层；32：负极电极；40：掩膜材料；50：掩膜；52：第1部分；52A：第1开口；54：第2部分；54A：第2开口；54B、54C：第3开口；60、62、64：注入区域；70：掩膜；80：金属膜；100：第1杂质区域；102：第2杂质区域；104：边界区域；104a：杂质浓度非常高的区域；110、112：注入区域；114：重复注入区域；200：掩膜；202：第1部分；202A：第1开口；210：第1杂质区域；210A：高浓度区域；210B：低浓度区域；220：掩膜；222：第1部分；222A：第1开口；300：第1杂质区域；300A、300B、300C：高浓度区域；300D：低浓度区域；302、304、306：导线；310：掩膜；312：第1部分；312A：第1开口；400：衬底；402：n+缓冲区域；404：第3杂质区域；406：沟槽栅极；408：发射极区域；500：掩膜；502、504：注入区域；506：第1杂质区域；508：第2杂质区域
具体实施方式
参照附图对本发明的实施方式涉及的半导体元件和半导体元件的制造方法进行说明。有时对相同或对应的结构要素标注相同的标号，省略重复的说明。
实施方式1.
图1是本发明的实施方式1涉及的半导体元件的局部剖面图。本发明的实施方式1涉及的半导体元件为二极管(在以后的实施方式中，只要没有特别标明，半导体元件就为二极管)。该半导体元件具有由硅材料形成的第1导电型(后面称为n型)的衬底10。即，衬底10为半导体衬底。在衬底10的正面侧形成有第2导电型(后面称为p型)的第1杂质区域12。第1杂质区域12作为正极区域起作用。
在衬底10的正面侧形成有与第1杂质区域12接触的p型的第2杂质区域14。第2杂质区域14形成为杂质浓度比第1杂质区域12高，能够抑制因恢复电流引起的发热的阱区域。第2杂质区域14形成为在剖面观察时比第1杂质区域12深。第1杂质区域12和第2杂质区域14的边界处的杂质浓度小于或等于第2杂质区域14的杂质浓度的最大值。
在衬底10的正面侧形成有p型的耐圧保持构造16。耐圧保持构造16具有保护环16a、16b。在衬底10的正面侧的最外周部分形成有n型的沟道截断环18。
在第1杂质区域12和第2杂质区域14的上方形成有正极电极20。在保护环16a、16b的上方分别形成有场板22、24。在沟道截断环18的上方形成有场板26。为了使场板22、24、26之间、以及场板22、24、26和正极电极20之间电气绝缘而形成有层间绝缘膜28。
在衬底10的背面侧形成有n型的n+层30。在衬底10的背面侧，以与该n+层30接触的方式形成有负极电极32。这样，本发明的实施方式1涉及的半导体元件形成为在衬底10的正面和背面之间流过电流的二极管。
图2是本发明的实施方式1涉及的半导体元件的俯视图。正极电极20被形成为环状的场板22、24、26包围。图2的Ⅰ-Ⅰ′虚线处的剖面图为图1。图3是将正极电极20、场板22、24、26、以及层间绝缘膜28省略后的半导体元件的俯视图。第1杂质区域12在俯视观察时形成在衬底的中央部。第2杂质区域14在俯视观察时与第1杂质区域12接触并且将其包围。保护环16a、16b在俯视观察时将第2杂质区域14包围。
对本发明的实施方式1涉及的半导体元件的制造方法进行说明。图4、5是与图1所示的部分对应的半导体元件的局部剖面图。首先，如图4所示，在衬底10的背面侧形成n+层30。然后，如图5所示，在衬底10的正面形成掩膜材料40。掩膜材料40例如为抗蚀材料或氮化膜。
接下来，将掩膜材料40图案化。即，如果掩膜材料40为抗蚀材料，则通过照相制版(抗蚀剂涂敷、曝光、以及显影)而形成图案。另外，如果掩膜材料40为氮化膜，则通过照相制版和蚀刻而形成图案。图6是将掩膜材料40图案化而形成掩膜50后的半导体元件的剖面图。图7是掩膜50的俯视图。图6是沿着图7的Ⅵ-Ⅵ′虚线的剖面图。能够将掩膜50区分为形成在衬底的正面的第1部分52和第2部分54进行思考。第1部分52相当于正极区域。第2部分54相当于形成阱区域和耐圧保持构造的部分。第1部分52具有多个第1开口52A。如图7所示，第1开口52A形成为条纹。如果将第1部分52的剩余宽度之和设为W1，将多个第1开口52A的宽度之和设为W2，则第1部分52的开口率r1为W2/(W1+W2)。另外，对于第1部分52的剩余宽度，将在后面进行叙述，但其是导入至邻接的2个开口的杂质能够通过热处理而横向扩散并相连的宽度。
第2部分54具有宽度比第1开口52A宽的环状的第2开口54A。第2开口54A以将第1部分52包围的方式形成。第2部分54具有第3开口54B、54C。第3开口54B、54C以将第2开口54A包围的方式形成为环状。另外，对于第2开口54A和第3开口54B之间的剩余宽度、以及第3开口54B和第3开口54C之间的剩余宽度，是导入至这些开口的杂质不会通过后述的热处理而横向扩散并相连的宽度。
如图6所示，第2开口54A的宽度X2比第1开口52A的宽度X1及第3开口54B、54C的宽度X3宽。第3开口54B、54C的宽度X3比第1开口52A的宽度X1宽。另外，第1部分52的剩余部分的多个条纹分别成为剩余宽度X4。此外，第3开口54B、54C只要具有最适于形成保护环的宽度X3即可，因此并不特别限定于上述关系。
接下来，利用掩膜50将p型的杂质向衬底10注入。图8是通过离子注入法将硼等杂质向衬底10注入后的半导体元件的局部剖面图。通过该离子注入，在与掩膜50的开口对应的衬底10的正面部，形成作为之后的扩散源的注入区域60、62、64。
通过经由第1开口52A而使杂质入射至衬底10，从而形成注入区域60。通过经由第2开口54A而使杂质入射至衬底10，从而形成注入区域62。通过经由第3开口54B、54C而使杂质入射至衬底10，从而形成注入区域64。虽然对它们分别进行记述，但各注入区域是同时形成的。
此外，在离子注入时，为了防止沟道效应，优选使离子的入射角相对于衬底10倾斜7度左右。
接下来，加热衬底10而实施热扩散工序，该热扩散工序用于使杂质向预先确定的范围热扩散。图9是热扩散工序后的半导体元件的局部剖面图。在热扩散工序中，使经过多个第1开口52A所注入的杂质热扩散而形成第1杂质区域12，并且，使经过第2开口54A所注入的杂质热扩散而形成第2杂质区域14。另外，使经过第3开口54B、54C所注入的杂质热扩散而形成保护环16a、16b。在热扩散工序中，通过对衬底10实施1次热处理，同时地形成第1杂质区域12、第2杂质区域14以及保护环16a、16b。
如果将杂质注入时的剂量设为R，由于第1部分52的开口率为r1，则包含作为第1杂质区域12的多个注入区域60在内的第1部分52的杂质注入量为r1·R。另一方面，作为第2杂质区域14的注入区域62的杂质注入量为R。因此，第2杂质区域14的杂质注入量比第1杂质区域12多。因此，第2杂质区域14形成为杂质浓度比第1杂质区域12高，并且在剖面观察时比第1杂质区域12深。由于注入区域60和注入区域62通过热扩散工序也横向扩散，因此第1杂质区域12和第2杂质区域14接触。并且，第1杂质区域12和第2杂质区域14的边界处的杂质浓度小于或等于第2杂质区域14的杂质浓度的最大值。
接下来，形成沟道截断环18。图10是形成沟道截断环后的半导体元件的局部剖面图。首先，在去除掩膜50后的衬底10上再次形成被图案化的掩膜70。然后通过将作为n型杂质的磷等注入并实施热处理，从而形成沟道截断环18。在沟道截断环18形成后将掩膜70去除。
接下来，形成层间绝缘膜28及金属膜80。图11是形成层间绝缘膜28及金属膜80后的半导体元件的局部剖面图。首先，通过CVD法等将层间绝缘膜材料堆积在衬底10上，对其实施照相制版、以及蚀刻，形成层间绝缘膜28。然后，通过溅射等进行金属膜80的堆积。金属膜80例如为铝。
接下来，将金属膜80图案化而形成正极电极20和场板22、24、26。正极电极20至少形成在第1杂质区域12的上方。图12是形成正极和场板后的半导体元件的局部剖面图。对金属膜80实施照相制版及蚀刻，形成正极电极20和场板22、24、26。最后，通过将金属膜溅射在衬底10的背面侧而形成负极电极32，从而图1的半导体元件完成。
在此，为了说明本发明的意义，对对比例进行说明。图13是对比例的半导体元件的局部剖面图。在第1杂质区域100和第2杂质区域102之间，形成有与这些区域相比杂质浓度高的边界区域104。在对比例中，为了在第1杂质区域和第2杂质区域形成杂质浓度差，通过单独的工序，分别形成用于形成第1杂质区域的注入区域、和用于形成第2杂质区域的注入区域。
图14是表示对比例的半导体元件的第1杂质区域100和第2杂质区域102的制造方法的局部剖面图。首先，如图14A所示，在衬底10上形成注入区域112。接着，使注入区域112的杂质热扩散而形成第2杂质区域102。接着，如图14B所示，在衬底10上形成注入区域110。注入区域110的一部分与第2杂质区域102重叠而形成重复注入区域114。接着，如图14C所示，使注入区域110的杂质热扩散，形成第1杂质区域100和边界区域104。形成边界区域104的原因在于，即使考虑到工艺的波动，也不会使通过单独的离子注入工序及热扩散工序而分别形成的第1杂质区域100和第2杂质区域102分离。重复注入区域114经过热扩散工序而成为边界区域104。
由于形成边界区域104，存在针对衬底10的空穴注入量增大，或者恢复电流集中在边界区域104而使SOA减小的问题。
本发明的实施方式1涉及的半导体元件及半导体元件的制造方法的第1特征在于，第1杂质区域12和第2杂质区域14的边界处的杂质浓度小于或等于第2杂质区域14的杂质浓度的最大值。对此，参照图15-17进行说明。图15是表示从第1杂质区域至第2杂质区域的、特定深度处的杂质浓度的图。在对比例中，由于形成边界区域104，因此在该部分杂质浓度最大，但在实施方式1中，未形成边界区域，在第2杂质区域14处杂质浓度为最大。
图16是用等浓度线表示实施方式1涉及的第1杂质区域12和第2杂质区域14的杂质浓度的模拟结果。另外，图17是用等浓度线表示对比例的第1杂质区域100、第2杂质区域102、以及边界区域104的杂质浓度的模拟结果。可知在对比例的情况下，形成有杂质浓度非常高的区域104a。另一方面，在实施方式1的情况下，由于没有进行2次离子注入的部分，通过1次离子注入形成所有的注入区域，因此不会形成杂质浓度非常高的区域。因此，能够避免向衬底的过度的空穴注入。
图18是表示本发明的实施方式1涉及的半导体元件的恢复电流的流向的局部剖面图。恢复电流由箭头表示。由于不存在杂质浓度非常高的区域，因此不存在恢复电流的过度集中。另外，由于恢复电流略微集中的第2杂质区域14的杂质浓度比第1杂质区域12的杂质浓度高，因此能够使第2杂质区域形成低电阻。因此，能够抑制热失控，防止SOA的减小。
另外，作为正极区域起作用的第1杂质区域12的杂质浓度，存在如下折衷关系，即，如果设定得较低，则稳态损耗增加，如果设定得较高，则恢复电流增加而使通断损耗增加。为了抑制恢复电流，优选将第1杂质区域12的杂质浓度设定得较低。另外，为了保持高耐压，优选提高第2杂质区域的杂质浓度。因此，第1杂质区域12和第2杂质区域14的杂质浓度大多不同。
本发明的实施方式1涉及的半导体元件及半导体元件的制造方法的第2特征在于，使掩膜50的第1部分52的开口率r1变化，能够对第1杂质区域12的杂质浓度进行调整。根据本发明的实施方式1，通过对第1部分52的开口率r1进行调整，能够容易地形成第1杂质区域12和第2杂质区域14的杂质浓度差。仅通过变更第1开口52A的大小，就能够容易地变更开口率r1。因此，能够为了抑制恢复电流而将第1杂质区域12的杂质浓度设定得较低，并且为了保持高耐压而提高第2杂质区域14的杂质浓度。
而且，由于通过1次杂质注入形成用于形成第1杂质区域12的注入区域60和用于形成第2杂质区域14的注入区域62，因此，与对这2个区域分别实施离子注入和热扩散的情况相比，能够实现低成本化。
图19是表示第1杂质区域和第2杂质区域的深度方向的杂质浓度分布的图。图19中示出沿着图1的a-a′虚线(第1杂质区域12内)以及b-b′虚线(第2杂质区域14内)的杂质浓度分布、以及沿着对比例涉及的图13的c-c′虚线(第1杂质区域100内)以及d-d′虚线(第2杂质区域102内)的杂质浓度分布。
相对于在实施方式1中通过1次热扩散工序形成第1杂质区域12和第2杂质区域14，在对比例中分别实施用于形成第1杂质区域的热扩散工序(低温)和用于形成第2杂质区域的热扩散工序(高温)。因此，在实施方式1涉及的第1杂质区域12与对比例涉及的第1杂质区域100中，杂质分布不同。
图20是在图19的局部形成斜线后的图。对比例的第1杂质区域100的杂质量通过从右上方朝向左下方延伸的斜线的区域S1表示。实施方式1的第1杂质区域12的杂质量通过从左上方朝向右下方延伸的斜线的区域S2表示。通过使S1和S2的面积一致，能够使实施方式1和对比例的第1杂质区域的电气特性一致。
本发明的实施方式1涉及的半导体元件及半导体元件的制造方法的第3特征在于，正极电极20以不与衬底中的未形成有第1杂质区域12、第2杂质区域14的部分接触的方式，形成在第1杂质区域12上。如果正极电极20直接与n型的衬底10接触，则形成肖特基结，导致施加逆电压时的漏电流变大。图21是通过正极电极20和衬底10形成肖特基结后的半导体元件的局部剖面图。由于第1杂质区域120形成为岛状，因此产生肖特基结。
为了减小漏电流，作为二极管可以将肖特基结的部分消除而形成仅为PN结。因此，在实施方式1中，不是以岛状形成第1杂质区域12，而是连续地形成第1杂质区域12，并且仅在第1杂质区域12的上方形成有正极电极20。此外，为了以连续的方式形成第1杂质区域12，只要将第1部分52的剩余宽度(图7的X4)设定为比第1杂质区域12的杂质的横向扩散长度的2倍的值小即可。
在本发明的实施方式1中，通过对掩膜50的第1部分52的开口率r1进行控制，从而形成具有希望的杂质浓度的第1杂质区域12。与其相同地，也可以通过对第2部分54的开口率进行控制，从而对第2杂质区域14和保护环16a、16b的杂质浓度(注入量)进行控制。
在本发明的实施方式1中，将第1导电型设为n型、将第2导电型设为p型，但也可以使导电型逆转。另外，将第1杂质区域12设为p－(杂质浓度低的p型区域)，将第2杂质区域14及保护环16a、16b设为p+(杂质浓度高的p型区域)。但是，这些杂质浓度根据半导体元件的规格适当变更即可。
虽然形成了2个保护环16a、16b，但也可以使掩膜的第3开口的数量变化而形成任意数量的保护环。因此，第3开口的数量并不特别限定。另外，耐圧保持构造16不限定于保护环16a、16b，也可以为RESURF构造或VLD(横向变掺杂)构造等。此外，虽然耐圧保持构造16与第1杂质区域12及第2杂质区域14在同一工序中形成，但也可以通过单独的工序分别形成。这些变形能够在以下的实施方式中应用。
实施方式2.
由于本发明的实施方式2涉及的半导体元件和半导体元件的制造方法与实施方式1的共同点多，因此以与实施方式1的差异点为中心进行说明。图22是本发明的实施方式2涉及的掩膜200的俯视图。掩膜200具有第1部分202和第2部分54。第1部分202的第1开口202A形成为多边形形状。通过对该多边形的尺寸及密度进行调整，从而能够调整第1部分202的开口率。如果将第1部分202的面积设为S，将多个第1开口202A的面积的总和设为SA1，则第1部分202的开口率r2为SA1/S。
第1开口202A能够以任意的形状形成，以易于对开口率进行调整。例如，作为第1开口，可以形成为圆形的开口，作为第1部分，可以形成为多个多边形的剩余图案。此外，不限定于在掩膜的第1部分上形成多边形的第1开口，也可以在第2部分上形成多边形的第2开口。
实施方式3.
由于本发明的实施方式3涉及的半导体元件和半导体元件的制造方法与实施方式2的共同点多，因此以与实施方式2的差异点为中心进行说明。图23是本发明的实施方式3涉及的半导体元件的俯视图。与图3的情况相同地，将正极电极20等省略。第1杂质区域210具有杂质浓度高的高浓度区域210A和杂质浓度比高浓度区域210A低的低浓度区域210B。以包围高浓度区域210A的方式形成有低浓度区域210B。
对本发明的实施方式3涉及的半导体元件的制造方法进行说明。图24是掩膜220的俯视图。掩膜220具有第1部分222和第2部分54。第1部分222以俯视观察时中央部的开口率比外周部的开口率大的方式形成。即，第1开口222A以高密度配置在中央部、以低密度配置在外周部。通过利用掩膜220，俯视观察时的第1杂质区域的中央部形成为杂质浓度比俯视观察时的第1杂质区域的外周部高。
顺向动作时的二极管内部的载流子密度，在高浓度区域210A变高，在低浓度区域210B变低。由于恢复动作是在顺向动作时积蓄在衬底10的载流子被释放的过程，因此第2杂质区域14的载流子密度变高。因此，如果第1杂质区域210的外周部的杂质浓度高，则在恢复时由于流过该外周部的电流的原因，导致促进第2杂质区域14的发热。
因此，为了使在顺向动作时第1杂质区域210的外周部的载流子密度变低，在第1杂质区域210的外周部形成了低浓度区域210B。由此，恢复动作时的低浓度区域210B的空穴电流变小，能够抑制第2杂质区域14的发热。因此，能够使SOA增大。
此外，如果在高浓度区域210A和低浓度区域210B的边界处，存在杂质浓度比高浓度区域210A高的部分，则空穴电流会在该部分集中。因此，该边界处的杂质浓度优选小于或等于高浓度区域210A的杂质浓度的最大值。
实施方式4.
由于本发明的实施方式4涉及的半导体元件和半导体元件的制造方法与实施方式3的共同点多，因此以与实施方式3的差异点为中心进行说明。图25是本发明的实施方式4涉及的半导体元件的俯视图。与图3的情况相同地，将正极电极20等省略。第1杂质区域300具有高浓度区域300A、300B、300C、以及杂质浓度比高浓度区域300A、300B、300C低的低浓度区域300D。
在高浓度区域300A、300B、300C的正上方，经由正极电极分别固定有导线(wire)302、304、306。图26是本发明的实施方式4涉及的能够形成高浓度区域300A、300B、300C等的掩膜的俯视图。掩膜310的第1部分312具有3个以高密度形成有第1开口312A的部位。向以高密度形成有第1开口312A的部分注入大量的杂质。注入大量的杂质后的部分形成高浓度区域300A、300B、300C。
图27是与图25的XXⅦ-XXⅦ′虚线部分对应的剖面图。在第1杂质区域300的上方形成有正极电极20。在正极电极20的一部分接合有作为外部连接配线的导线304。高浓度区域300B位于导线304的正下方。因此，在电流集中的导线304的正下方，电阻变小。图27的虚线表示恢复时的空穴电流。即使在恢复时电流集中在导线304正下方，由于能够抑制发热，因此也能够使SOA增大。
此外，如果高浓度区域300A、300B、300C和低浓度区域300D的边界的一部分中的杂质浓度比高浓度区域300A、300B、300C的杂质浓度高，则导致空穴电流在该部分集中。因此，该边界处的杂质浓度优选小于或等于高浓度区域300A、300B、300C的杂质浓度的最大值。
为了获得本发明的实施方式4涉及的半导体元件的效果，只要在与正极电极20连接的外部连接配线的正下方部分形成高浓度区域300A、300B、300C即可。因此，也可以利用除了导线302、304、306以外的外部连接配线。作为该外部连接配线，例如为引线(lead)等。将引线软钎焊在正极电极上。
实施方式5.
至此为止的实施方式的半导体元件为二极管，但也可以应用于IGBT，并能够获得本发明的效果。图28是本发明的实施方式5涉及的半导体元件的局部剖面图。在衬底400的背面侧形成有n+缓冲区域402。在衬底400的背面侧，以与n+缓冲区域402接触的方式形成有第2导电型的第3杂质区域404。第3杂质区域404作为集电极区域起作用。
在衬底400的正面侧形成有沟槽栅极406。在第1杂质区域12的上方形成有第1导电型的发射极区域408。第1杂质区域12和发射极区域408被沟槽栅极406贯穿。第1杂质区域12作为沟道区域起作用。
通过同一工序形成第1杂质区域12和第2杂质区域14，使它们的边界处的杂质浓度变低这一点与至此为止的实施方式相同。图29是对比例的IGBT的局部剖面图。在对比例中，在第1杂质区域100和第2杂质区域102的边界处形成有边界区域104，该边界区域104的杂质浓度比第1杂质区域100及第2杂质区域102高。
这样，即使是将第1杂质区域12作为沟道区域、将第3杂质区域404作为集电极区域的IGBT，也能够获得本发明的效果。
实施方式6.
在至此为止的实施方式中，通过1次离子注入形成了第1杂质区域和第2杂质区域，但通过其他方法也能够使第1杂质区域和第2杂质区域的边界处的杂质浓度降低。图30～图32是表示本发明的实施方式6涉及的半导体元件的制造方法的局部剖面图。首先，如图30所示，在第1导电型的衬底10的正面形成掩膜500，该掩膜500具有使衬底10的中央部露出的第1开口500A。然后，利用掩膜500向衬底10的中央部注入n型(第1导电型)的第1杂质而形成注入区域502。
接下来，去除掩膜500。接下来，向衬底10的中央部以及将中央部包围的外周部注入p型(第2导电型)的第2杂质而形成注入区域504。注入区域504的杂质浓度比注入区域502的杂质浓度高。在图31中表示形成注入区域504后的半导体元件的局部剖面图。
接下来，进入热扩散工序。在图32中表示热扩散工序后的半导体元件的局部剖面图。在热扩散工序中，使注入区域502、504热扩散，并在中央部形成第2导电型的第1杂质区域506，并且以如下方式形成第2导电型的第2杂质区域508，即，与第1杂质区域506接触，且在俯视观察时将第1杂质区域506包围，并在剖面观察时形成为比第1杂质区域506深。第1杂质区域506作为正极区域起作用，第2杂质区域508作为阱区域起作用。对于耐圧保持构造，根据需要而形成。
如果按照上述方式形成第1杂质区域506和第2杂质区域508，则能够使它们的边界处的杂质浓度小于或等于第2杂质区域508的杂质浓度的最大值。而且，通过预先在中央部形成第1导电型的注入区域502，从而能够使第1杂质区域506的第2导电型的杂质浓度低于第2杂质区域508的第2导电型的杂质浓度。
图33是用等浓度线表示图32的构造的第2导电型的杂质浓度的模拟结果。可知，抑制了第1杂质区域506和第2杂质区域508的边界处的杂质浓度。此外，也可以适当地组合上述的各实施方式的特征。

Claims (16)

1.一种半导体元件，其特征在于，
具有：
第1导电型的衬底；
第2导电型的第1杂质区域，其形成在所述衬底的正面侧；
第2导电型的第2杂质区域，其形成在所述衬底的正面侧，与所述第1杂质区域接触，且在俯视观察时将所述第1杂质区域包围，并且在剖面观察时比所述第1杂质区域深；以及
第2导电型的耐圧保持构造，其以俯视观察时将所述第2杂质区域包围的方式形成，
所述第1杂质区域和所述第2杂质区域的边界处的杂质浓度小于或等于所述第2杂质区域的杂质浓度的最大值，电流在所述衬底的正面和背面之间流动。
2.根据权利要求1所述的半导体元件，其特征在于，
具有电极，该电极以不与所述衬底中的未形成有所述第1杂质区域、所述第2杂质区域的部分接触的方式形成在所述第1杂质区域上。
3.根据权利要求1或2所述的半导体元件，其特征在于，
所述第2杂质区域的杂质浓度比所述第1杂质区域高。
4.根据权利要求1或2所述的半导体元件，其特征在于，
俯视观察时的所述第1杂质区域的中央部的杂质浓度比俯视观察时的所述第1杂质区域的外周部高。
5.根据权利要求1或2所述的半导体元件，其特征在于，
具有：
电极，其形成在所述第1杂质区域的上方；以及
外部连接配线，其固定在所述电极的一部分上，
所述第1杂质区域中的所述外部连接配线的正下方部分的杂质浓度比所述第1杂质区域的除了所述正下方部分以外的部分高。
6.根据权利要求1或2所述的半导体元件，其特征在于，
具有：
正极电极，其形成在所述第1杂质区域的上方；以及
负极电极，其形成在所述衬底的背面侧，
形成将所述第1杂质区域作为正极区域的二极管。
7.根据权利要求1或2所述的半导体元件，其特征在于，
具有：
第2导电型的第3杂质区域，其形成在所述衬底的背面侧；以及
沟槽栅极，其形成在所述衬底的正面侧，
形成将所述第1杂质区域作为沟道区域、将所述第3杂质区域作为集电极区域的IGBT。
8.根据权利要求1或2所述的半导体元件，其特征在于，
所述耐圧保持构造为保护环、RESURF构造、或者VLD构造。
9.一种半导体元件的制造方法，其特征在于，
具有下述工序：
在第1导电型的衬底的正面形成掩膜的工序，所述掩膜具有第1部分以及第2部分，该第1部分具有第1开口，该第2部分形成为通过环状的第2开口将所述第1部分包围；
利用所述掩膜将第2导电型的杂质注入至所述衬底的工序；以及
热扩散工序，在该工序中，使经过所述第1开口注入的杂质热扩散而形成第1杂质区域，并且使经过所述第2开口注入的杂质热扩散而形成第2杂质区域，该第2杂质区形成为与所述第1杂质区域接触，且在俯视观察时将所述第1杂质区域包围，并且在剖面观察时比所述第1杂质区域深，
所述第1杂质区域和所述第2杂质区域的边界处的杂质浓度小于或等于所述第2杂质区域的杂质浓度的最大值。
10.根据权利要求9所述的半导体元件的制造方法，其特征在于，
所述第2部分以通过第3开口将所述第2开口包围的方式形成，
在所述热扩散工序中，使经过所述第3开口注入的杂质进行热扩散而形成保护环。
11.根据权利要求9或10所述的半导体元件的制造方法，其特征在于，
所述第1部分具有所述第1开口或者多个多边形的剩余图案，其中，所述第1开口形成为条纹、多边形、或者圆形。
12.根据权利要求9或10所述的半导体元件的制造方法，其特征在于，
所述第1杂质区域在俯视观察时形成在所述衬底的中央部。
13.根据权利要求9或10所述的半导体元件的制造方法，其特征在于，
所述第1部分形成为，俯视观察时的中央部的开口率比外周部的开口率大。
14.一种半导体元件的制造方法，其特征在于，
具有下述工序：
在第1导电型的衬底的正面形成掩膜的工序，该掩膜具有使所述衬底的中央部露出的第1开口；
利用所述掩膜将第1导电型的第1杂质注入至所述中央部的工序；
去除所述掩膜的工序；
向所述衬底的所述中央部及所述中央部的外周部注入第2导电型的第2杂质，使得该第2杂质的杂质浓度高于所述第1杂质的杂质浓度的工序；以及
热扩散工序，在该工序中，使所述第1杂质和所述第2杂质热扩散而在所述中央部形成第2导电型的第1杂质区域，并且形成第2导电型的第2杂质区域，该第2杂质区域与所述第1杂质区域接触，且在俯视观察时将所述第1杂质区域包围，并且在剖面观察时比所述第1杂质区域深，
所述第1杂质区域和所述第2杂质区域的边界处的杂质浓度小于或等于所述第2杂质区域的杂质浓度的最大值。
15.根据权利要求9或10所述的半导体元件的制造方法，其特征在于，
具有下述工序：
在所述第1杂质区域的上方形成正极电极的工序；以及
在所述衬底的背面侧形成负极电极的工序，
形成将所述第1杂质区域作为正极区域的二极管。
16.根据权利要求9或10所述的半导体元件的制造方法，其特征在于，
具有下述工序：
在所述衬底的背面侧形成第2导电型的第3杂质区域的工序；以及
在所述衬底的正面侧形成沟槽栅极的工序，
形成将所述第1杂质区域作为沟道区域、将所述第3杂质区域作为集电极区域的IGBT。
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