KR20190136095A - 개선된 트렌치 보호를 갖는 트렌치 기반 디바이스 - Google Patents

개선된 트렌치 보호를 갖는 트렌치 기반 디바이스 Download PDF

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맥스 첸
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비샤이 제너럴 세미컨덕터 엘엘씨
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Abstract

반도체 디바이스는 제1 유형의 전도성을 갖는 반도체 기판을 포함한다. 제1 층이 제1 유형의 전도성을 갖는 기판 상에 형성되고, 기판보다 더 약하게 도핑된다. 적어도 하나의 트렌치가 제1 층에 형성된다. 유전체 층은 트렌치의 바닥면 및 측벽들을 라이닝(line)한다. 전도성 재료가 트렌치를 충전한다. 약하게 도핑된 영역이 제2 전도성 유형을 갖는 제1 층에 형성된다. 약하게 도핑된 영역은 트렌치의 바닥면 아래에 배치된다. 금속 층이 제1 층 및 전도성 재료 위에 배치된다. 제1 전극이 금속 층 위에 형성되고, 제2 전극이 기판의 이면 상에 형성된다.

Description

개선된 트렌치 보호를 갖는 트렌치 기반 디바이스{TRENCH-BASED DEVICE WITH IMPROVED TRENCH PROTECTION}
본 발명은 전반적으로 트렌치 기반 반도체 디바이스에 관한 것이고, 더 구체적으로는, 트렌치 근처의 높은 전계에 의해 야기되는 응력이 감소되는 트렌치 기반 반도체 디바이스에 관한 것이다.
통상적으로, 쇼트키 다이오드(Schottky diode)는, 전형적으로 단결정 실리콘으로 제조되는 강하게 도핑된 반도체 기판을 포함한다. 제2 층은 기판을 덮는다. 드리프트 영역으로 지칭되는 제2 층은 기판과 동일한 전도형의 캐리어들을 갖는 불순물들로 덜 강하게 도핑된다. 금속 층 또는 금속 실리사이드 층은 약하게 도핑된 드리프트 영역과 쇼트키 접촉을 형성하고, 다이오드 양극을 형성한다.
쇼트키 다이오드와 같은 단극성 컴포넌트를 형성할 때에는 두 가지의 반대되는 제약들이 발생한다. 구체적으로, 컴포넌트들은 높은 항복 전압을 갖는 반면에 최저의 가능성있는 온-상태 저항(Ron)을 보여야 한다. 온-상태 저항을 최소화하는 것은 더 약하게 도핑된 층의 두께를 최소화하는 것 그리고 이러한 층의 도핑을 최대화하는 것을 부과한다. 반대로, 높은 역방향 항복 전압을 얻기 위해서는, 등전위 표면들이 강하게 굽어지는 영역들의 생성을 회피하면서, 더 약하게 도핑된 층의 도핑이 최소화되어야 하고 그의 두께는 최대화되어야 한다.
다양한 해결책들이 이러한 반대되는 제약들을 조화시키기 위해 제공되어 왔는데, 이는 트렌치 MOS 장벽 쇼트키(Trench MOS Barrier Schottky: TMBS) 다이오드들로 지칭되는 트렌치 MOS-커패시턴스 쇼트키 다이오드 구조물들의 개발을 가져왔다. 그러한 디바이스들의 예에서, 트렌치 영역들은 동일한 전도형의 불순물들로 하부 기판보다 덜 강하게 도핑되는 두꺼운 드리프트 층의 상측 부분에 형성된다. 트렌치 영역들은 MOS 구조물로 충전된다. 양극 금속 층이 증발하여 전체 표면을 덮고, 하부 드리프트 영역과 쇼트키 접촉을 형성한다.
역방향 바이어싱될 때, 절연된 전도성 영역들이 드리프트 영역 내에 전하의 측방향 공핍을 야기하는데, 이는 이러한 층에서의 등전위 표면들의 분포를 변형한다. 이는 드리프트 영역 도핑의 증가를 가능하게 하고, 이에 따라 역방향 항복 전압에 대한 어떠한 악영향도 없이 온-상태 저항의 감소를 가능하게 한다. 그러나, 이러한 디바이스들에서조차, 드리프트 영역에서의 전계 분포는 여전히 이상적인 것과는 거리가 멀다.
본 발명의 일 태양에 따르면, 반도체 디바이스는 제1 유형의 전도성을 갖는 반도체 기판을 포함한다. 제1 층이 제1 유형의 전도성을 갖는 기판 상에 형성되고, 기판보다 더 약하게 도핑된다. 적어도 하나의 트렌치가 제1 층에 형성된다. 유전체 층은 트렌치의 바닥면 및 측벽들을 라이닝(lining)한다. 전도성 재료가 트렌치를 충전(filling)한다. 약하게 도핑된 영역이 제2 전도성 유형을 갖는 제1 층에 형성된다. 약하게 도핑된 영역은 트렌치의 바닥면 아래에 배치된다. 금속 층이 제1 층 및 전도성 재료 위에 배치된다. 제1 전극이 금속 층 위에 형성되고, 제2 전극이 기판의 이면(backside) 상에 형성된다.
본 발명의 다른 태양에 따르면, 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 제1 유형의 전도성을 갖는 반도체 기판을 제공하는 단계를 포함한다. 기판 상에 형성되는 제1 층은 제1 유형의 전도성을 갖고, 기판보다 더 약하게 도핑된다. 적어도 하나의 트렌치가 제1 층에 형성된다. 트렌치의 바닥면 및 측벽들이 유전체 층과 라이닝된다. 유전체 층은 트렌치의 바닥면으로부터 에치백(etch back)된다. 제2 전도성 유형의 도펀트(dopant)가 트렌치의 바닥면을 통해 제1 층 내에 주입된다. 트렌치는 전도성 재료로 충전된다. 금속 층이 제1 층 및 전도성 재료 위에 형성된다. 제1 전극이 금속 층 위에 형성되고, 제2 전극이 기판의 이면 상에 형성된다.
본 발명의 일 관점에 따라, 제1 유형의 전도성을 갖는 반도체 기판; 상기 제1 유형의 전도성을 갖는 상기 기판 상에 형성되고, 상기 기판보다 더 약하게 도핑되는 제1 층; 상기 제1 층에 형성되는 적어도 하나의 트렌치; 상기 적어도 하나의 트렌치의 측벽들 및 바닥면을 라이닝(lining)하는 유전체 층; 상기 적어도 하나의 트렌치를 충전(filling)하는 전도성 재료; 제2 전도성 유형을 갖는 상기 제1 층에 형성되고, 상기 트렌치의 바닥면 아래에 배치되는 약하게 도핑된 영역; 상기 전도성 재료 및 상기 제1 층 위에 배치되는 금속 층; 및 상기 금속 층 위에 형성되는 제1 전극, 및 상기 기판의 이면(backside) 상에 형성되는 제2 전극을 포함하는, 반도체 디바이스가 제공될 수 있다.
이때, 상기 약하게 도핑된 영역은 상기 트렌치의 바닥으로부터 연장될 수 있다.
이때, 상기 약하게 도핑된 영역은 상기 트렌치의 바닥을 둘러싸고, 상기 트렌치의 바닥에 인접하는 측벽들의 일부와 접촉할 수 있다.
이때, 상기 제1 층 및 상기 금속 층은 이들 사이에 쇼트키(Schottky) 접촉을 형성할 수 있다.
이때, 상기 기판 상에 형성되고 상기 제2 전도성 유형을 갖는 제2 층을 추가로 포함하고, 상기 제2 층은, 상기 트렌치의 적어도 하나의 측면에 인접하게 위치되고, 쇼트키 접촉이 상기 금속 층과 상기 제2 층 사이에 형성되도록 약하게 도핑될 수 있다.
이때, 상기 제2 층은 상기 제1 층 내에 형성될 수 있다.
이때, 상기 제2 층은 상기 트렌치의 양쪽 측면들에 인접할 수 있다.
이때, 상기 제2 층은 상기 금속 층과 상기 제2 층 사이에 오믹 접촉(Ohmic contact)을 형성하는 데 필요한 것보다 적은 도핑 농도(concentration)를 가질 수 있다.
본 발명의 또 다른 관점에 따라, 제1 유형의 전도성을 갖는 반도체 기판을 제공하는 단계; 상기 제1 유형의 전도성을 갖고 상기 기판보다 더 약하게 도핑되는 제1 층을 상기 기판 상에 형성하는 단계; 상기 제1 층에 적어도 하나의 트렌치를 형성하는 단계; 상기 적어도 하나의 트렌치의 측벽들 및 바닥면(bottom surface)을 유전체 층으로 라이닝하는 단계; 상기 트렌치의 바닥면으로부터 상기 유전체 층을 에치백(etching back)하는 단계; 상기 트렌치의 바닥면을 통해 제2 전도성 유형의 도펀트(dopant)를 상기 제1 층 내에 주입(implanting)하는 단계; 상기 적어도 하나의 트렌치를 전도성 재료로 충전하는 단계; 상기 전도성 재료 및 상기 제1 층 위에 금속 층을 형성하는 단계; 및 상기 금속 층 위에 제1 전극을 형성하고 상기 기판의 이면 상에 제2 전극을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이 제공될 수 있다.
이때, 상기 반도체 디바이스를 제조하는 방법은, 상기 제2 전도성 유형의 도펀트를 상기 제1 층 내에 주입하기 위해, 적어도 상기 유전체 층을 마스크로서 사용하는 단계를 추가로 포함할 수 있다.
이때, 상기 제1 층 및 상기 금속 층은 이들 사이에 쇼트키 접촉을 형성할 수 있다.
이때, 상기 반도체 디바이스를 제조하는 방법은 상기 기판 상에 상기 제2 전도성 유형을 갖는 제2 층을 형성하는 단계를 추가로 포함하고, 상기 제2 층은, 상기 트렌치의 적어도 하나의 측면에 인접하게 위치되고, 쇼트키 접촉이 상기 금속 층과 상기 제2 층 사이에 형성되도록 약하게 도핑될 수 있다.
본 발명의 또 다른 관점에 따라, 제1 유형의 전도성을 갖는 반도체 기판; 상기 제1 유형의 전도성을 갖는 상기 기판 상에 형성되고, 상기 기판보다 더 약하게 도핑되는 제1 층; 상기 제1 층에 형성되는 적어도 하나의 트렌치; 상기 적어도 하나의 트렌치의 측벽들 및 바닥면을 라이닝하는 유전체 층; 상기 적어도 하나의 트렌치를 충전하는 전도성 재료; 제2 전도성 유형을 갖는 상기 제1 층에 형성되고, 상기 트렌치의 바닥면 아래에 배치되는 약하게 도핑된 영역; 및 상기 접합 층과 상기 제1 층 사이에 접합부(junction)를 정의(define)하도록 상기 전도성 재료 및 상기 제1 층 위에 배치되는 접합 층(junction layer)을 포함하는, 반도체 디바이스가 제공될 수 있다.
이때, 상기 접합부는 쇼트키 접합부일 수 있다.
이때, 상기 약하게 도핑된 영역은 상기 트렌치의 바닥으로부터 연장될 수 있다.
이때, 상기 약하게 도핑된 영역은 상기 트렌치의 바닥을 둘러싸고, 상기 트렌치의 바닥에 인접하는 상기 측벽들의 일부와 접촉할 수 있다.
도 1은 트렌치 MOS 장벽 쇼트키(TMBS) 다이오드의 일례를 도시한다.
도 2는 도 1에 도시된 TMBS 다이오드의 하나의 대안적인 실시 형태를 도시한다.
도 3 내지 도 8은 도 1의 TMBS 쇼트키 다이오드를 형성하기 위해 채용될 수 있는 일련의 공정 단계들의 일례를 도시한다.
트렌치 MOS 디바이스들(예컨대, 트렌치 MOS 장벽 쇼트키 정류기들, 탠덤(Tandom) PiN 쇼트키 정류기들)과 같은 트렌치 기반 반도체 디바이스들은 트렌치 바닥 근처에서 큰 전계들을 경험할 수 있다. 아래에 상세히 기술되는 바와 같이, 이러한 전계들은 트렌치 아래의 약하게 도핑된 영역에 드리프트 영역의 극성에 대해 극성이 반대되는 도펀트를 합체시킴으로써 감소될 수 있다. 즉, n- 드리프트 영역이 채용되는 경우에, 트렌치 아래의 약하게 도핑되는 영역은 p형 도펀트로 도핑될 것이다. 이러한 방식으로 전계들을 감소시킴으로써, 디바이스의 항복 전압이 증가될 수 있다. 더욱이, 산화물 열화와 같은 문제들을 야기할 수 있는, 큰 전계들로부터 비롯될 수 있는 응력들을 경감시킴으로써, 디바이스의 강건성(robustness), 및 이에 따른 그의 장기적 신뢰성이 또한 향상될 수 있다.
본 명세서에 개시된 주제에 대한 제한사항이 아닌 오로지 예시의 목적만을 위해, 전계들이 트렌치 바닥의 근처에서 감소되는 방식이 TMBS 다이오드와 관련하여 제시될 것이다. 보다 일반적으로, 전술된 바와 같이, 이러한 기술들은 매우 다양한 상이한 트렌치 기반 반도체 디바이스들에서 전계들을 감소시키는 데 이용될 수 있다.
도 1은 트렌치 MOS 장벽 쇼트키(TMBS) 정류기 또는 다이오드(100)의 일례를 도시한다. 도시된 바와 같이, 다이오드(100)는 제1 전도형(예컨대, n+ 유형)의 도펀트로 강하게 도핑되는 강하게 도핑된 기판(101)을 포함한다. 에피택셜 드리프트 층(102)이 기판(101) 상에 형성되고, 제1 전도형(예컨대, n- 유형)의 도펀트로 더 약하게 도핑된다. 하나 이상의 개구들이 에피택셜 드리프트 층(102)에 형성되는데, 이는 예를 들어 트렌치-형상화될 수 있다. 간소화를 위해, 오로지 단일 개구만이 도 1에 도시되어 있다. 제2 전도성 유형(예컨대, p- 유형)의 도펀트로 도핑되는 전계 감소 영역(120)은 개구의 바닥을 둘러싼다. 특히, 전계 감소 영역(120)은 개구의 바닥으로부터 연장되어, 그의 바닥 코너들을 포위하고 개구의 바닥에 인접하는 측벽들의 일부와 접촉한다.
전도성 영역들(103)이 개구들 내에 형성되는데, 이들은 예를 들어 금속 또는 도핑된 폴리실리콘으로 제조된다. 절연 층(104)이 각각의 전도성 영역(103)과 대응 개구(예컨대, 트렌치)의 벽들 사이에 개재된다. 절연 층(104)은 예를 들어 열 산화에 의해 형성될 수 있고, 개구는 등각 침착(conformal deposition)에 의해, 후속으로 평면화 단계에 의해, 폴리실리콘으로 충전될 수 있다. 개구를 충전한 후에, 에피택셜 층(102) 위에 그리고 개구 내의 폴리실리콘 충전 영역들 위에 실리사이드 층(115)을 형성할 수 있는 금속, 예를 들어 니켈이 침착된다. 일단 실리사이드가 형성되었다면, 반도체 재료와 반응하지 않은 금속이 선택적 에치에 의해 제거된다. 이후에, 양극 금속(107)이 실리사이드 층(115) 위의 상측 표면측 상에 형성되고, 음극 금속(108)이 기판(101)의 하측 표면측 상에 형성된다.
트렌치 코너들을 포함한 트렌치의 바닥을 둘러싸는 전계 감소 영역(120)의 제공은 트렌치 바닥 근처 및 특히 트렌치 코너들 근처에서의 전계를 감소시킨다. 이러한 감소는 전계 감소 영역(120)이 이러한 영역에서 다른 방식으로 발생할 전계 과밀(electric field crowding)을 감소시키기 때문에 달성된다.
도 2는, 제2 전도성 유형(예컨대, p- 유형)의 도펀트로 도핑되는 소위 투명 층(112)이 개구에 인접한 드리프트 영역(102) 내에 형성된다는 점을 제외하면, 도 1에 도시된 실시 형태와 유사한 TMBS 다이오드(200)의 하나의 대안적인 실시 형태를 도시한다. 도 1 및 도 2에서, 동일한 요소들은 동일한 참조 부호들로 표기된다. 투명 층(112)은 실리사이드 층(115) 아래에 위치되고, 그와 접촉한다. 투명 층(112)은 그의 표면에서 금속화와 함께 쇼트키 접촉을 형성하고, 그것은 또한 드리프트 영역(102)과의 계면에 낮은 주입 효율 접합부(junction)를 형성한다. 도 1에 도시된 디바이스와는 다르게, 이러한 디바이스는 각각 p- 투명 층/n- 드리프트 층 주입 및 쇼트키 장벽에 의해 제어되는 혼합된 이극성 및 단극성 전도를 갖는다.
도 2에 도시된 TMBS 다이오드(200)는 유리하게는, 쇼트키 정류기보다 더 높은 전류 용량 및 상당히 더 적은 온-상태 손실들을 보전하면서 쇼트키 정류기의 것에 가까운 상대적으로 빠른 스위칭 속도를 제공한다. 이러한 이점들은 투명 층(112)이 드리프트 영역 내에 소수 캐리어들(홀들)을 주입하고 플라스마의 형성(도핑 레벨 초과의 농도(concentration)에서 준중성 평형상태(quasi-neutrality equilibrium)의 전자들 및 홀들의 과잉)을 허용하기 때문에 발생한다. 그러나, 플라스마의 주입은 쇼트키 접촉에 의해 제한되고, 투명 층(112)의 '투명도'에 의해 추가로 제어된다. 투명 층(112)이 (위에 있는 금속 층과의 오믹 접촉(Ohmic contact)을 형성하는 데 필요한 도펀트 레벨 미만으로) 더 약하게 도핑되게 함으로써, 투명도가 증가하여, 전자 전류 중 더 많은 부분이 그를 관통하고 양극 접촉부에 도달할 수 있게 한다. 이는 온-상태에서 더 적은 플라스마 형성을 초래하고, 그 결과, 더 빠른 역방향 복구 응답을 초래한다. 투명 층에서의 도핑을 증가시키지만 쇼트키 접촉을 여전히 보존함(다시 말해, 오믹 접촉들에 특정되는 상당한 터널링을 억압함)으로써, 증가되는 스위칭 손실들을 대가로 함에도 불구하고, 온-상태 성능의 추가적인 증가에 따라 플라스마 레벨이 증가될 수 있다. 전술된 바와 같은 투명 층의 사용에 관한 추가적인 상세사항은 미국 출원[Docket NO. GS242]호에서 찾을 수 있다.
도 1의 TMBS 다이오드를 형성하기 위해 채용될 수 있는 방법의 일례가 도 3 내지 도 8을 참조하여 기술될 것이다.
도 3은 제1 전도형(예컨대, n+ 유형)의 도펀트로 더 강하게 도핑된 베이스 기판(201) 상에 형성되는 제1 전도형(예컨대, n- 유형)의 도펀트를 갖는 제1 에피택셜 층(202)을 포함하는 반도체 구조물의 단면도이다. 산화물 층(205)은 화학 증착(CVD)에 의해 예를 들어 약 2000 내지 10,000 옹스트롱의 두께로 제1 기판(100A) 상에 형성된다. 다음으로, 포토레지스트(도시되지 않음)가 산화물 층(205) 상에 코팅되어 복수의 트렌치들(210)을 정의(define)한다. 트렌치들(210)은 메사(mesa)들(215)에 의해 서로 이격되어 있다. 일례에서, 트렌치들(210) 각각은 폭이 약 0.2 내지 2.0 마이크로미터이다. 트렌치 바닥은 예를 들어 v자형, 둥근 u자형, 및 정사각형 구성들을 비롯한 다양한 구성들을 가질 수 있다는 것에 주목해야 한다. 더욱이, 트렌치 측벽들은 실질적으로 수직 또는 테이퍼형일 수 있다.
도 4를 참조하면, 고온 산화 공정이 수행되어 게이트 산화물 층(225)을 형성한다. 일부 예에서 게이트 산화물 층(225)은 약 150 옹스트롱 내지 3000 옹스트롱의 두께를 갖는다. 산화 공정 대신에, 게이트 산화물 층(225)은 고온 침착에 의해 형성되어 HTO(high temperature oxide deposition, 고온 산화물 침착) 층을 형성할 수 있다.
도 5에 도시된 바와 같이, 게이트 산화물 층(225)은 예를 들어 건식 에칭 기술 등을 이용하여 에치백되어, 트렌치들(210)의 바닥을 라이닝하는 게이트 산화물(225)의 부분들 및 산화물 층(205) 위에 놓이는 부분을 제거한다. 이어서, 게이트 산화물(225)을 마스크로서 사용하여 트렌치들(210)의 바닥을 통한 이온 주입에 의해 전계 감소 영역(230)이 형성될 수 있다. 트렌치들의 측벽들을 따라 게이트 산화물(225)의 두께를 조절함으로써, 일부 이온들이 또한 트렌치들(210)의 바닥에 인접한 측벽들의 부분들을 통해 주입될 수 있다. 후속의 확산 단계가 수행되어 전계 감소 영역들(230)을 확장한다. 이러한 방식으로, 형성된 전계 감소 영역들(230)은 트렌치들(210)의 바닥을 둘러싼다.
다음으로, 도 6을 참조하면, 층(225) 및 층(205)이 제거되고, 제2 고온 산화 공정이 수행되어 트렌치들(210)의 바닥 상에 게이트 산화 층(235)을 형성한다. 이어서, 제1 전도성 층(240)이 CVD에 의해 게이트 산화물(235) 상에 형성되고, 트렌치들(210)을 충전한다. 제1 전도성 층(240)은 그것이 메사들(215)을 초과하여 연장되도록 하는 두께를 갖는다. 금속의 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 임의의 적합한 재료일 수 있는 제1 전도성 층(240)은 약 0.5 내지 3.0 마이크로미터의 두께를 가질 수 있다. 트렌치들(210)의 내부 부분에 보이드(void)들이 형성되지 않도록 하기 위해, 제1 전도성 층(240)은 LPCVD(저압 CVD) 공정에 의해 형성되는 폴리실리콘일 수 있는데, 이는 양호한 스텝 커버리지(step coverage)를 갖는다. 그러나, 일부 경우에, 폴리실리콘보다 비정질 실리콘이 보이드들을 더 잘 제거할 수 있다. 비정질 실리콘을 전도성으로 만들기 위해, 재결정화 공정이 채용될 수 있다.
이제, 도 7을 참조하면, 이방성 에칭이 수행되어 과도한 제1 전도성 층(240), 및 제1 층(202)의 표면 상에 위치된 게이트 산화물 층(235)의 부분을 제거한다. 다음으로, 도 8에서, 스퍼터링 또는 다른 적합한 공정이 수행되어 전체 구조물 위에 제2 전도성 층(265)을 침착하여 메사들(215) 상에 쇼트키 접합 영역들을 형성한다. 전도성 층(265)은 하부의 제1 층(202)과 쇼트키 다이오드를 형성할 수 있는 임의의 재료로부터 형성될 수 있다. 예를 들어, 전도성 층(265)은 금속 실리사이드 층일 수 있다. 마지막으로, 음극 전극(270)이 기판(100B)의 이면 상에 침착된다.
도 2에 도시된 디바이스(200)가 형성되어야 할 경우에, 제조 공정은 전술된 바와 같이 진행된다. 그러나, 트렌치들(210)이 전도성 층(240)에 의해 충전되고 전술된 바와 같이 에치백된 후에, 투명 영역들(112)(이러한 예에서 p- 유형)은 예를 들어 주입 또는 확산 기술을 이용함으로써 형성될 수 있다. 예를 들어, 일 구현예에서, 투명 영역들은 주입에 의해, 뒤이어 급속 어닐링, 및 가능하게는 라이트 드라이브-인(light drive-in)에 의해 형성되어 투명 영역들의 주입량(dosage) 및 접합 깊이를 조절한다. 전술된 바와 같이, 투명 영역들의 도핑 농도(또는 전하 주입량)는 온-상태 전압과 스위칭 손실들 사이의 적절한 타협점(trade-off)을 결정하도록 적절하게 조정될 수 있다.
물론, 전술된 바와 같이, 쇼트키 정류기 외의 트렌치 기반 반도체 디바이스들이 제공될 수 있는데, 여기서 쇼트키 접합은 다른 유형들의 접합들로 대체되고, 그 속성은 형성되고 있는 특정 디바이스에 의존할 것이다. 당업자가 인식하는 바와 같이, 이는 도 7에 도시된 디바이스에서 제2 전도성 층(165) 대신에 하나 이상의 적합한 접합 층(junction layer)들을 제공함으로써 달성될 수 있다.
실시예
도 2의 실시 형태에 도시된 전계 감소 영역(120)은 트렌치의 바닥면 아래에 배열되고, 트렌치의 바닥에 인접한 측벽들의 일부와 접촉한다. 투명 층은 이온 주입에 의해 그리고/또는 적합한 p형 도펀트를 사용하는 확산 기술들에 의해 형성될 수 있다. 주입-유도 결정 손상(implantation-induced crystal damage)을 최소화하기 위해, 주입 에너지는 낮은 상태(예컨대, 25 KeV)로 유지될 수 있다. 주입 단계 다음에는 어닐링 단계가 (예컨대, 950℃의 온도에서 60분 동안) 이어질 수 있다. 선택된 설계 및 정격(rating)(차단 전압 용량, 누설 전류 및 턴-오프 속도)에 따라, 구조물 내의 주요 층들의 예시적인 기하학적 치수들 및 전도성들이 아래에 제공된다:
(1) p- 농도: 1×1013 cm-3 내지 5×1018 cm-3
(2) p- 깊이: 0.05 μm 내지 10 μm
(3) 트렌치 깊이: 0.5 μm 내지 10.0 μm
(4) 트렌치 폭: 0.5 μm 내지 5.0 μm
(5) 메사 폭(즉, 인접 트렌치들 사이의 간격): 0.3 μm 내지 30.0 μm
(6) N- 드리프트 영역 길이: 5 μm 내지 200 μm
(7) N- 드리프트 영역 농도: 5×1012 cm-3 내지 5×1017 cm-3
상기 실시예들 및 개시내용은 배제하는 것이 아니라 예시하도록 의도된다. 이러한 예들 및 설명은 당업자에게 많은 변형들 및 대안들을 시사할 것이다. 모든 이러한 대안들 및 변형들은 첨부된 특허청구범위의 범주 내에 포함되도록 의도된다. 당업자는 본 명세서에 기술된 특정 실시 형태들에 대한 다른 등가물들을 인식할 수 있으며, 등가물들은 또한 여기에 첨부된 특허청구범위에 의해 포괄되도록 의도된다.

Claims (1)

  1. 제1 유형의 전도성을 갖는 반도체 기판;
    상기 제1 유형의 전도성을 갖는 상기 기판 상에 형성되고, 상기 기판보다 더 약하게 도핑되는 제1 층;
    상기 제1 층에 형성되는 적어도 하나의 트렌치;
    상기 적어도 하나의 트렌치의 측벽들 및 바닥면을 라이닝(lining)하는 유전체 층;
    상기 적어도 하나의 트렌치를 충전(filling)하는 전도성 재료;
    제2 전도성 유형을 갖는 상기 제1 층에 형성되고, 상기 트렌치의 바닥면 아래에 배치되며 그리고 상기 트렌치의 측벽들에 인접한 약하게 도핑된 영역;
    상기 전도성 재료 및 상기 제1 층 위에 배치되는 금속 층;
    상기 기판 상에 형성되고 상기 제2 전도성 유형을 갖는 제2 층으로서, 상기 제2 층은 상기 트렌치의 적어도 하나의 측면에 인접하게 위치되고 쇼트키 접촉이 상기 금속 층과 상기 제2 층 사이에 형성되도록 약하게 도핑된, 상기 제2 층; 및
    상기 금속 층 위에 형성되는 제1 전극, 및 상기 기판의 이면(backside) 상에 형성되는 제2 전극
    을 포함하는,
    반도체 디바이스.
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