TWI772714B - 半導體器件及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體器件及其製造方法。本發明實施例提供的半導體器件包括第一電極層；襯底層，位於第一電極層上；外延層，位於襯底層上並具有遠離襯底層的第一表面；阱區，阱區由第一表面向外延層內延伸設置，多個阱區在第一表面上的正投影相互間隔；第二電極層，包括設置於第一表面上相鄰阱區之間的第一金屬層，第一金屬層與外延層之間形成勢壘高度不同的肖特基接觸。本發明實施例提供的半導體器件，能夠提高正嚮導通能力，又不影響反向阻斷能力。

Description

半導體器件及其製造方法
本發明涉及半導體技術領域，尤其涉及一種半導體器件及其製造方法。
肖特基二極體作為發展時間久、技術成熟的半導體器件結構，其屬於一種超高速半導體器件，在能源轉換領域得到廣泛應用，多用作高頻應用環境。提高肖特基二極體的單位面積正嚮導通能力表示更好的正嚮導通能力，使得導通能量損耗更小，從而可以提升產品能源利用效率。但是傳統的對肖特基二極體的單位面積正嚮導通能力的提高，往往會導致反向阻斷漏電流的增大。
因此，亟需一種新的改進的半導體器件。
本發明實施例提供一種半導體器件及其製造方法，能夠提高正嚮導通能力，又不影響反向阻斷能力。
第一方面，本發明實施例提供一種半導體器件，包括：第一電極層；襯底層，位於第一電極層上，襯底層為具有第一摻雜濃度的第一導電類型；外延層，位於襯底層上並具有遠離襯底層的第一表面，外延層為具有第二摻雜濃度的第一導電類型；阱區，為第二導電類型，阱區由第一表面向外延層內延伸設置，多個阱區在第一表面上的正投影相互間隔；第二電極層，包括設置於第一表面上相鄰阱區之間的第一金屬層，第一金屬層與外延層之間形成勢壘高度不同的肖特基接觸。
根據本發明實施例的一個方面，第一金屬層的靠近阱區區域的肖特基接觸勢壘高度低於其他區域的肖特基接觸勢壘高度。
根據本發明實施例的一個方面，外延層的至少部分的阱區對應設置有溝槽，對應有溝槽的阱區圍繞溝槽的側壁和底部設置在外延層內。
根據本發明實施例的一個方面，溝槽的開口寬度大於溝槽的底部寬度。
根據本發明實施例的一個方面，第二電極層還包括第二金屬層，第二金屬層覆蓋在溝槽的側壁和底部。
根據本發明實施例的一個方面，外延層的至少部分的阱區對應設置有盲孔，對應有盲孔的阱區圍繞盲孔的側壁和底部設置在外延層內。
根據本發明實施例的一個方面，第二電極層還包括第三金屬層，第三金屬層覆蓋在盲孔的側壁和底部。
根據本發明實施例的一個方面，溝槽的深度大於等於盲孔的深度。
根據本發明實施例的一個方面，相鄰溝槽之間設置有一個或多個盲孔。
根據本發明實施例的一個方面，溝槽的開口寬度大於盲孔的開口寬度。
根據本發明實施例的一個方面，第二電極層還包括電連接層，第一金屬層、第二金屬層和第三金屬層通過電連接層電連接。
根據本發明實施例的一個方面，第一電極層與襯底層之間形成歐姆接觸，第二金屬層和第三金屬層與對應的阱區之間對應形成歐姆接觸。
根據本發明實施例的一個方面，第一摻雜濃度高於第二摻雜濃度，第一導電類型與第二導電類型相反，第一導電類型為N型。
第二方面，本發明實施例提供一種一種半導體器件製造方法，包括步驟：提供第一電極層；提供襯底層，襯底層位於第一電極 層上，襯底層為具有第一摻雜濃度的第一導電類型；提供外延層，外延層位於襯底層上並具有遠離襯底層的第一表面，外延層為具有第二摻雜濃度的第一導電類型；提供阱區，阱區為第二導電類型，阱區由第一表面向外延層內延伸設置，多個阱區在第一表面上的正投影相互間隔；提供第二電極層，第二電極層包括設置於第一表面上相鄰阱區之間的第一金屬層，第一金屬層與外延層之間形成勢壘高度不同的肖特基接觸。
根據本發明實施例的一個方面，通過將肖特基接觸勢壘高度不同的不同金屬材料經過合金化形成肖特基接觸勢壘高度不同的第一金屬層。
根據本發明實施例的一個方面，通過將金屬材料經過兩次金屬鍍膜且其中每次鍍膜後施加不同退火溫度而合金化形成肖特基接觸勢壘高度不同的第一金屬層。
根據本發明實施例的一個方面，半導體器件製造方法還包括步驟：在外延層的第一表面設置溝槽或盲孔，通過離子注入的方式圍繞溝槽或盲孔的側壁和底部在外延層內設置阱區，溝槽或盲孔的側壁處離子注入的注入角度大於等於7°。
根據本發明實施例的半導體器件，第二電極層中的第一金屬層與外延層之間形成勢壘高度不同的肖特基接觸，肖特基接觸勢壘高度較高的部分可以使半導體器件承受更高電場強度，肖特基接觸勢壘高度較低的部分可以減少半導體器件正嚮導通時的開啟電壓，從而提升正嚮導通能力，但不影響反向阻斷能力。
在一些可選的實施例中，在外延層上設置溝槽和/或盲孔且阱區圍繞溝槽和/或盲孔的側壁和底部設置在外延層內，使得阱區的深度更深，能夠更好地對肖特基接觸區域進行保護。
在一些可選的實施例中，溝槽相比盲孔更深或開口更寬，能夠在半導體器件正嚮導通浪湧電流時溝槽對應的阱區更早的開啟，提高半導體器件導通浪湧電流能力。進一步地，溝槽更深，溝槽對 應的阱區在反向擊穿時，雪崩點會發生在溝槽拐角處，能夠提高半導體器件承受的雪崩能量。
在一些可選的實施例中，溝槽的開口寬度大於溝槽的底部寬度，能夠減小電流線經過較少的區域(dead area)，進而提升整體導通電流能力。
在一些可選的實施例中，第一導電類型為N型，即外延層和襯底層為N型半導體，N型半導體中存在著大量的電子，電子具備更高的遷移率，從而擁有更強的電流導通能力。
1‧‧‧第一電極層
2‧‧‧襯底層
3‧‧‧外延層
4‧‧‧阱區
5‧‧‧第二電極層
S110、S120、S130、S140、S150‧‧‧步驟
30‧‧‧第一表面
31‧‧‧溝槽
32‧‧‧盲孔
51‧‧‧第一金屬層
52‧‧‧第二金屬層
53‧‧‧第三金屬層
通過閱讀以下參照附圖對非限制性實施例所作的詳細描述，本發明的其它特徵、目的和優點將會變得更明顯，其中，相同或相似的附圖標記表示相同或相似的特徵，附圖並未按照實際的比例繪製。
第1圖示出根據本發明一個實施例的半導體器件的截面結構示意圖；
第2圖示出根據本發明另一個實施例的半導體器件的截面結構示意圖；
第3圖示出根據本發明一個實施例的半導體器件製造方法的流程圖。
下面將詳細描述本發明的各個方面的特徵和示例性實施例，為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及具體實施例，對本發明進行進一步詳細描述。應理解，此處所描述的具體實施例僅被配置為解釋本發明，並不被配置為限定本發明。對於本領域技術人員來說，本發明可以在不需要這些具體細節中的一些細節的情況下實施。下面對實施例的描述僅僅是為了通過示出本發明的示例來提供對本發明更好的理解。
需要說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者 順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括......”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
應當理解，在描述部件的結構時，當將一層、一個區域稱為位於另一層、另一個區域“上面”或“上方”時，可以指直接位於另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。並且，如果將部件翻轉，該一層、一個區域將位於另一層、另一個區域“下面”或“下方”。
第1圖示出根據本發明一個實施例的半導體器件的截面結構示意圖。在本實施例中，第1圖示出根據本發明實施例的半導體器件的有源工作區的截面結構示意圖。參閱第1圖，根據本發明實施例的半導體器件包括第一電極層1、襯底層2、外延層3、阱區4和第二電極層5。根據本發明實施例的半導體器件可以是碳化矽、矽等半導體器件。優選地，根據本發明實施例的半導體器件是碳化矽半導體器件。
第一電極層1作為半導體器件的陰極。第一電極層1可以為金屬層，該金屬可以是金、銀、銅等或其組合。
襯底層2位於第一電極層1上，在一個實施例中，第一電極層1與襯底層2之間形成歐姆接觸。襯底層2為具有第一摻雜濃度的第一導電類型。
外延層3，位於襯底層2上並具有遠離襯底層2的第一表面30，外延層3為具有第二摻雜濃度的第一導電類型。在一些可選的實施方式中，第一導電類型為N型，則襯底層2和外延層3均為N型半導體。N型半導體中存在著大量的電子，電子具備更高的遷移率，從而擁有更強的電流導通能力。在一些可選的實施方式中，第一摻雜濃度高於 第二摻雜濃度，例如襯底層2為重摻雜的N型半導體，外延層3為輕摻雜的N型半導體。
阱區4由外延層3的第一表面30向外延層3內延伸設置。在一個實施例中，阱區4形成在外延層3內並且至少部分區域與外延層3的第一表面30重疊。外延層3可以具有多個阱區4。多個阱區4在第一表面30上的正投影相互間隔。阱區4在第一表面30上的正投影可以是圓形、長圓形、多邊形或長條狀等。阱區4為第二導電類型。在一些可選的實施方式中，第一導電類型與第二導電類型相反，即阱區4為P型。
第二電極層5包括設置於第一表面30上相鄰阱區4之間的第一金屬層51。第二電極層5作為半導體器件的陽極。第一金屬層51可以是金、銀、銅等或其組合的金屬層。第一金屬層51位於外延層3的第一表面30上的不對應阱區4的區域。在一個實施例中，第一金屬層51設置於外延層3的第一表面30上的不對應阱區4的所有區域上。可以理解的是，第一金屬層51還可以設置於外延層3的第一表面30上的不對應阱區4的區域中的部分區域。第一金屬層51與外延層3之間形成勢壘高度不同的肖特基接觸。即第一金屬層51與外延層3之間形成的肖特基接觸具有兩種以上的勢壘高度。不同勢壘高度的肖特基接觸區域中相同勢壘高度的區域可以是連續的，也可以是間斷的。在一個實施例中，勢壘高度為兩種，即第一金屬層51的肖特基接觸中一部分勢壘高度相對較高，而另一部分勢壘高度相對較低。在一些可選的實施方式中，第一金屬層51的靠近阱區4區域的肖特基接觸勢壘高度低於其他區域的肖特基接觸勢壘高度。即第一表面30上相鄰阱區4之間的第一金屬層51在該相鄰阱區4之間的中心區域的肖特基接觸勢壘高度高於中心區域兩側的肖特基接觸勢壘高度。可以理解的是，中心區域並非指完全正中位置，可以包含正中位置兩側一定的偏移範圍。在一個實施例中，第一金屬層51為連續的。在另一個實施例中，第一金屬層51為間隔開的，並且間隔的 第一金屬層51之間電連接。在一個實施例中，外延層3的第一表面30對應阱區4的區域設置有金屬層，該金屬層與阱區4之間形成接觸，優選地形成歐姆接觸，該金屬層可以與第一金屬層51電連接。
根據本發明實施例的半導體器件，第二電極層5中的第一金屬層51與外延層3之間形成勢壘高度不同的肖特基接觸，肖特基接觸勢壘高度較高的部分可以使半導體器件承受更高電場強度，肖特基接觸勢壘高度較低的部分可以減少半導體器件正嚮導通時的開啟電壓，從而提升正嚮導通能力，提升半導體器件的能源利用效率，但不影響反向阻斷能力。
第2圖示出根據本發明另一個實施例的半導體器件的截面結構示意圖。在一些可選的實施方式中，參閱第2圖，外延層3的至少部分的阱區4對應設置有溝槽31，對應有溝槽31的阱區4圍繞溝槽31的側壁和底部設置在外延層3內。溝槽31可以設置於外延層3的第一表面30，由第一表面30向外延層3內凹入成型。溝槽31可以是長圓形、長條形等，溝槽31還可以是圓形、多邊形等。溝槽31的位置與阱區4相對應。對應溝槽31的阱區4使該溝槽31與外延層3的其他區域間隔開。在一些可選的實施方式中，溝槽31的開口寬度大於溝槽31的底部寬度。溝槽31的側壁可以是傾斜的，溝槽31大體形成倒梯形。
阱區4在反向阻斷時產生耗盡區，耗盡區會向外延層3內部擴展，相鄰的阱區4的耗盡區會逐漸靠近，形成對中間肖特基接觸區域的遮罩保護，阱區4的深度越深，遮罩保護的效果越好，在外延層3上設置溝槽31且阱區4圍繞溝槽31的側壁和底部設置在外延層3內，使得阱區4的深度更深，能夠更好地對肖特基接觸區域進行保護。
進一步地，溝槽31的開口寬度大於溝槽31的底部寬度，能夠減小位於溝槽31的底部下方的電流線經過較少的區域(dead area)，進而提升整體導通電流能力。
在一些可選的實施方式中，第二電極層5還包括第二金 屬層52，第二金屬層52覆蓋在溝槽31的側壁和底部。第二金屬層52與對應的阱區4之間對應形成歐姆接觸。第二金屬層52可以與第一金屬層51形成電連接。第二金屬層52可以是金、銀、銅等或其組合的金屬層。
在一些可選的實施方式中，外延層3的至少部分的阱區4對應設置有盲孔32，對應有盲孔32的阱區4圍繞盲孔32的側壁和底部設置在外延層3內。盲孔32可以設置於外延層3的第一表面30，由第一表面30向外延層3內凹入成型。盲孔32可以是圓形、多邊形等，盲孔32還可以是長圓形、長條形等。盲孔32的位置與阱區4相對應。對應盲孔32的阱區4使該盲孔32與外延層3的其他區域間隔開。在外延層3上設置盲孔32且阱區4圍繞盲孔32的側壁和底部設置在外延層3內，使得阱區4的深度更深，能夠更好地對肖特基接觸區域進行保護。盲孔32的開口寬度可以等於盲孔32的底部寬度。盲孔32的側壁可以是豎直延伸的，即相對於第一表面30垂直延伸。
在一些可選的實施方式中，第二電極層5還包括第三金屬層53，第三金屬層53覆蓋在盲孔32的側壁和底部。第三金屬層53與對應的阱區4之間對應形成歐姆接觸。第三金屬層53可以與第一金屬層51形成電連接。第三金屬層53可以是金、銀、銅等或其組合的金屬層。
在一些可選的實施方式中，溝槽31的深度大於等於盲孔32的深度。優選地，溝槽31的深度大於盲孔32的深度。溝槽31的開口寬度大於盲孔32的開口寬度。溝槽31相比盲孔32更深或開口更寬，能夠在半導體器件正嚮導通浪湧電流時溝槽31對應的阱區更早的開啟，提高半導體器件導通浪湧電流能力。進一步地，溝槽31深度更深，溝槽31對應的阱區4在反向擊穿時，雪崩點會發生在溝槽31拐角處而非半導體器件邊緣終端區域，因此雪崩電流具有低阻泄放路徑，從而能夠提高半導體器件承受的雪崩能量。
在一些可選的實施方式中，相鄰溝槽31之間設置有一個或多個盲孔32。相鄰溝槽31之間的多個盲孔32間隔排布。在一個實施 例中，多個溝槽31平行分佈，相鄰兩個溝槽31之間具有多個盲孔32。
在一些可選的實施方式中，第二電極層5還包括電連接層，第一金屬層51、第二金屬層52和第三金屬層53通過電連接層電連接。電連接層可以是同時敷設在第一金屬層51、第二金屬層52和第三金屬層53的金屬層，第一金屬層51、第二金屬層52和第三金屬層53通過電連接層形成電學短接。電連接層可以是厚金屬層。電連接層可以是金、銀、銅等或其組合的金屬層。
可以理解的是，根據本發明實施例的半導體器件中有源工作區的最週邊還可以設置場限環或結終端擴展等終端結構。
還可以理解的是，第2圖所示的實施例中，僅示出了跟據本發明實施例的半導體器件的部分。並且第2圖所述的實施例中，相鄰溝槽31之間示例性地示出為設置有間隔排布的兩個盲孔32。在其他可選實施例中，相鄰溝槽31之間還可以設置有1個、3個、4個、10個、100個等數量的盲孔32。並且多個盲孔32之間的排布形式不限於圖中所示。
第3圖示出根據本發明一個實施例的半導體器件製造方法的流程圖。
參閱第3圖，根據本發明實施例的半導體器件製造方法包括步驟：
S110：提供第一電極層1；
S120：提供襯底層2，襯底層2位於第一電極層1上，襯底層2為具有第一摻雜濃度的第一導電類型；
S130：提供外延層3，外延層3位於襯底層2上並具有遠離襯底層2的第一表面30，外延層3為具有第二摻雜濃度的第一導電類型；
S140：提供阱區4，阱區4為第二導電類型，阱區4由第一表面30向外延層3內延伸設置，多個阱區4在第一表面30上的正投影相互間隔；
S150：提供第二電極層5，第二電極層5包括設置於第一表面30上相 鄰阱區4之間的第一金屬層51，第一金屬層51與外延層3之間形成勢壘高度不同的肖特基接觸。
在一些可選的實施方式中，通過將肖特基接觸勢壘高度不同的不同金屬材料經過合金化形成肖特基接觸勢壘高度不同的第一金屬層51。
在一些可選的實施方式中，通過將金屬材料經過兩次金屬鍍膜且其中每次鍍膜後施加不同退火溫度而合金化形成肖特基接觸勢壘高度不同的第一金屬層51。
在一些可選的實施方式中，半導體器件製造方法還包括步驟：在外延層3的第一表面30設置溝槽31或盲孔32，通過離子注入的方式圍繞溝槽31或盲孔32的側壁和底部在外延層3內設置阱區4，溝槽31或盲孔32的側壁處離子注入的注入角度大於等於7°。
在一個具體的實施例中，根據本發明實施例的半導體器件製造方法包括步驟：
提供重摻雜的N型的襯底層2；在襯底層2上生長輕摻雜的N型的外延層3；在外延層3的遠離襯底層2的第一表面30通過幹法刻蝕形成間隔排布的多個向外延層3內凹陷的溝槽31；在溝槽31之間的外延層3的第一表面30通過另一次幹法刻蝕形成個間隔排布的向外延層3內部凹陷的盲孔32。
其中，通過改變幹法刻蝕氣體中物理異性刻蝕部分(如氬離子轟擊刻蝕)和化學同向刻蝕部分(如氟基氣體)的比例或者使用側壁刻蝕抑制氣體(如Bosh工藝)來控制橫向刻蝕比例以使溝槽31的側壁傾斜，確保溝槽31的開孔寬度大於溝槽31的底部寬度，並且使盲孔32的側壁大體垂直。並且，通過控制幹法刻蝕的刻蝕速度與刻蝕時間使盲孔32的深度不大於溝槽31的深度。
根據本發明實施例的半導體器件製造方法還包括步驟：在圍繞溝槽31和盲孔32的側壁和底部的外延層3內通過高溫離子注入工 藝形成P型的阱區4，在對側壁進行離子注入時注入角度大於7°；完成離子注入操作後進行高溫退火以啟動注入的離子。
通過設置溝槽31和盲孔32並圍繞溝槽31和盲孔32的側壁和底部形成阱區4，可以適當地增加肖特基接觸對應區域的寬度，利於降低後續工藝尤其是肖特基區域光刻工藝的難度。
根據本發明實施例的半導體器件製造方法還包括步驟：
在外延層3的第一表面30的不對應溝槽31和盲孔32的區域上形成第一金屬層51，第一金屬層51與外延層3形成肖特基接觸，具體步驟包括：通過光刻工藝在第一表面30的盲孔32與溝槽31之間或相鄰盲孔32之間的中心區域形成金屬層，並對該金屬層進行第一退火工藝以形成與外延層3之間的高勢壘高度的肖特基接觸；通過光刻工藝在第一表面30中靠近盲孔32或溝槽31的區域形成另一金屬層，並對該金屬層進行第二退火工藝以形成與外延層3之間的低勢壘高度的肖特基接觸。其中，形成以上兩種勢壘高度的金屬層的金屬材料可以為同種金屬材料也可以為不同金屬材料。第一退火工藝的溫度高於第二退火工藝的溫度。
根據本發明實施例的半導體器件製造方法還包括步驟：
通過光刻工藝在溝槽31的側壁和底部形成第二金屬層52；通過光刻工藝在盲孔32的側壁和底部形成第三金屬層53；在襯底層2的背離外延層3的表面沉積金屬的第一電極層1；通過退火工藝使第二金屬層52與對應的阱區4，第三金屬層53與對應的阱區4，以及第一電極層1與襯底層2同時形成歐姆接觸。其中，第二金屬層52和第三金屬層53可以為同種金屬並同時形成，能夠簡化工藝步驟，節約成本。
根據本發明實施例的半導體器件製造方法還包括步驟：
在第一金屬層51、第二金屬層52與第三金屬層53上方澱積厚金屬層以形成電學短接，第一金屬層51、第二金屬層52、第三金屬層53以及厚金屬層共同形成發明實施例的半導體器件的陽極。
需要說明的是，在本文中，工藝步驟順序只是作為本實 施例的一個舉例說明，按照成本控制，製造工藝能力不同，前後順序可以做適當調動，不影響本發明實施例的實施效果，這對本領域技術人員也是顯而易見的。
應當理解，說明書對於本發明的具體實施方式的描述是示例性的，而不應當解釋為對於本發明保護範圍的不當限制。本發明的保護範圍由其申請專利範圍限定，並涵蓋落入其範圍內的所有實施方式及其明顯的等同變例。
1‧‧‧第一電極層
2‧‧‧襯底層
3‧‧‧外延層
4‧‧‧阱區
30‧‧‧第一表面
51‧‧‧第一金屬層

Claims (13)

  1. 一種半導體器件，其特徵在於，包括：第一電極層(1)；襯底層(2)，位於所述第一電極層(1)上，所述襯底層(2)為具有第一摻雜濃度的第一導電類型；外延層(3)，位於所述襯底層(2)上並具有遠離所述襯底層(2)的第一表面(30)，所述外延層(3)為具有第二摻雜濃度的第一導電類型；阱區(4)，為第二導電類型，所述阱區(4)由所述第一表面(30)向所述外延層(3)內延伸設置，多個所述阱區(4)在所述第一表面(30)上的正投影相互間隔；第二電極層(5)，包括設置於所述第一表面(30)上相鄰所述阱區(4)之間的第一金屬層(51)，所述第一金屬層(51)靠近所述阱區(4)區域的肖特基接觸勢壘高度低於其他區域的肖特基接觸勢壘高度；其中，所述外延層(3)的至少部分的所述阱區(4)對應設置有溝槽(31)，對應有所述溝槽(31)的所述阱區(4)圍繞所述溝槽(31)的側壁和底部設置在所述外延層(3)內；所述外延層(3)的至少部分的所述阱區(4)對應設置有盲孔(32)，對應有所述盲孔(32)的所述阱區(4)圍繞所述盲孔(32)的側壁和底部設置在所述外延層(3)內。
  2. 如申請專利範圍第1項所述的半導體器件，其中，所述溝槽(31)的開口寬度大於所述溝槽(31)的底部寬度。
  3. 如申請專利範圍第1項所述的半導體器件，其中，所述第二電極層(5)還包括第二金屬層(52)，所述第二金屬層(52)覆蓋在所述溝槽(31)的側壁和底部。
  4. 如申請專利範圍第1項所述的半導體器件，其中，所述第二電極層 (5)還包括第三金屬層(53)，所述第三金屬層(53)覆蓋在所述盲孔(32)的側壁和底部。
  5. 如申請專利範圍第1項至4項任一項所述的半導體器件，其中，所述溝槽(31)的深度大於等於所述盲孔(32)的深度。
  6. 如申請專利範圍第1項至4項任一項所述的半導體器件，其中，相鄰所述溝槽(31)之間設置有一個或多個所述盲孔(32)。
  7. 如申請專利範圍第1項至4項任一項所述的半導體器件，其中，所述溝槽(31)的開口寬度大於所述盲孔(32)的開口寬度。
  8. 如申請專利範圍第1項至4項任一項所述的半導體器件，其中，所述第二電極層(5)還包括電連接層，所述第一金屬層(51)、所述第二金屬層(52)和所述第三金屬層(53)通過所述電連接層電連接。
  9. 如申請專利範圍第1項至4項任一項所述的半導體器件，其中，所述第一電極層(1)與襯底層(2)之間形成歐姆接觸，所述第二金屬層(52)和所述第三金屬層(53)與對應的所述阱區(4)之間對應形成歐姆接觸。
  10. 如申請專利範圍第1項所述的半導體器件，其中，所述第一摻雜濃度高於所述第二摻雜濃度，所述第一導電類型與所述第二導電類型相反，所述第一導電類型為N型。
  11. 一種半導體器件製造方法，其特徵在於，包括步驟：提供第一電極層(1)；提供襯底層(2)，所述襯底層(2)位於所述第一電極層(1)上，所述襯底層(2)為具有第一摻雜濃度的第一導電類型；提供外延層(3)，所述外延層(3)位於所述襯底層(2)上並具有遠離所述襯底層(2)的第一表面(30)，所述外延層(3)為具有第二摻雜濃度的第一導電類型；提供阱區(4)，所述阱區(4)為第二導電類型，所述阱區(4)由所述第一表面(30)向所述外延層(3)內延伸設置，多個所述阱區(4) 在所述第一表面(30)上的正投影相互間隔；提供第二電極層(5)，所述第二電極層(5)包括設置於所述第一表面(30)上相鄰所述阱區(4)之間的第一金屬層(51)，所述第一金屬層(51)與所述外延層(3)之間形成勢壘高度不同的肖特基接觸；在所述外延層(3)的所述第一表面(30)設置溝槽(31)或盲孔(32)，通過離子注入的方式圍繞所述溝槽(31)或所述盲孔(32)的側壁和底部在所述外延層(3)內設置所述阱區(4)，所述溝槽(31)或所述盲孔(32)的側壁處離子注入的注入角度大於等於7°。
  12. 如申請專利範圍第11項所述的半導體器件製造方法，其中，通過將肖特基接觸勢壘高度不同的不同金屬材料經過合金化形成肖特基接觸勢壘高度不同的所述第一金屬層(51)。
  13. 如申請專利範圍第11項所述的半導體器件製造方法，其中，通過將金屬材料經過兩次金屬鍍膜且其中每次鍍膜後施加不同退火溫度而合金化形成肖特基接觸勢壘高度不同的所述第一金屬層(51)。
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