JP7382061B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本出願は、２０１９年０７月１１日に出願された「半導体装置及びその製造方法」という名称の中国特許出願２０１９１０６２４４５７．２の優先権を主張しており、当該出願の全部内容は、引用により本明細書に組み込まれる。本発明は、半導体技術分野に関し、特に、半導体素子及びその製造方法に関する。
ショットキーダイオードは、発展期間が長く、技術的に成熟した半導体素子の構造として、超高速半導体素子に属し、エネルギー変換の分野で広く応用され、高周波応用環境で多く応用されている。ショットキーダイオードの単位面積の順方向導通能力を向上させることは、より良い順方向導通能力を示し、導通エネルギー消耗をより小さくすることで、製品のエネルギー利用効率を向上させることができる。
しかし、従来のショットキーダイオードの単位面積の順方向導通能力の向上は、逆方向遮断リーク電流の増加を招くことが多い。したがって、新たに改良された半導体素子が必要である。
本発明の実施例は、順方向導通能力を向上させる一方、逆方向の遮断能力には影響を及ぼさない半導体素子及びその製造方法を提供する。
第１の様態として、本発明の実施例は、第１の電極層と、第１の電極層に位置し、第１のドーピング濃度を有する第１の導電型である基板層と、基板層に位置し、基板層から離れた第１の面を有し、第２のドーピング濃度を有する第１の導電型であるエピタキシャル層と、第２の導電型であって、第１の面からエピタキシャル層内に延設され、第１の面への正投影で互いに離間している複数のウェル領域と、第１の面における隣接するウェル領域の間に配置される第１の金属層を含み、第１の金属層とエピタキシャル層との間に障壁高さが異なるショットキー接触が形成される第２の電極層とを含む半導体素子を提供する。
本発明の実施例の一様態によると、第１の金属層のウェル領域に近い領域のショットキー接触障壁高さは、他の領域のショットキー接触障壁高さより低い。
本発明の実施例の一様態によると、エピタキシャル層の少なくとも一部のウェル領域には、トレンチが対応して設けられており、トレンチに対応するウェル領域は、トレンチの側壁および底部を囲んでエピタキシャル層内に配置されている。
本発明の実施例の一様態によると、トレンチの開口の幅は、トレンチの底部の幅より大きい。
本発明の実施例の一様態によると、第２の電極層は、トレンチの側壁および底部を覆う第２の金属層をさらに含む。
本発明の実施例の一様態によると、エピタキシャル層の少なくとも一部のウェル領域には、ブラインドホールが対応して設けられており、ブラインドホールに対応するウェル領域は、ブラインドホールの側壁及び底部を囲んでエピタキシャル層内に設けられている。
本発明の実施例の一様態によると、第２の電極層は、ブラインドホールの側壁および底部を覆う第３の金属層をさらに含む。
本発明の実施例の一様態によると、トレンチの深さは、ブラインドホールの深さ以上である。
本発明の実施例の一様態によると、隣接するトレンチの間に、１つ或いは複数のブラインドホールが設けられている。
本発明の実施例の一様態によると、トレンチの開口の幅は、ブラインドホールの開口の幅より大きい。
本発明の実施例の一様態によると、第２の電極層は、電気接続層をさらに含み、第１の金属層、第２の金属層、および第３の金属層は、電気接続層を介して電気的に接続されている。
本発明の実施例の一様態によると、第１の電極層と基板層との間にオーミック接触が形成され、第２の金属層および第３の金属層と、対応するウェル領域との間に、オーミック接触が対応形成されている。
本発明の実施例の一様態によると、第１のドーピング濃度は、第２のドーピング濃度より高く、第１の導電型と第２の導電型とは逆であり、第１の導電型は、Ｎ型である。
第２の様態として、本発明の実施例は、第１の電極層を提供するステップと、第１の電極層に位置し、第１のドーピング濃度を有する第１の導電型である基板層を提供するステップと、基板層に位置し、基板層から離れた第１の面を有し、第２のドーピング濃度を有する第１の導電型であるエピタキシャル層を提供するステップと、第２の導電型であって、第１の面からエピタキシャル層内に延設され、第１の面への正投影で互いに離間している複数のウェル領域を提供するステップと、第１の面における隣接するウェル領域の間に配置される第１の金属層を含み、第１の金属層とエピタキシャル層との間に障壁高さが異なるショットキー接触が形成される第２の電極層を提供するステップとを含む半導体素子の製造方法を提供する。
本発明の実施例の一様態によると、ショットキー接触障壁高さが異なる種類が違う金属材料を合金化することにより、ショットキー接触障壁高さが異なる第１の金属層を形成する。
本発明の実施例の一様態によると、金属材料を２度金属メッキし、毎回メッキ後に異なるアニール温度を印加して合金化することにより、ショットキー接触障壁高さが異なる第１の金属層を形成する。
本発明の実施例の一様態によると、半導体素子の製造方法は、エピタキシャル層の第１の面に、トレンチまたはブラインドホールを設け、トレンチまたはブラインドホールの側壁および底部を囲むようにイオン注入によってエピタキシャル層内にウェル領域を設けるステップをさらに含み、トレンチまたはブラインドホールの側壁にイオン注入する注入角度は、７°以上である。
本発明の実施例に係る半導体素子によれば、第２の電極層における第１の金属層とエピタキシャル層との間に、障壁高さの異なるショットキー接触が形成され、ショットキー接触障壁高さが高い部分は、半導体素子がより高い電界強度に耐えるようにして、ショットキー接触障壁高さが低い部分は、半導体素子が順方向導通時の起動電圧を減少させることができ、これにより、順方向導通能力を向上させる一方、逆方向の遮断能力には影響を及ぼさない。
いくつかの選択可能な実施形態において、トレンチおよび / またはブラインドホールがエピタキシャル層に設けられ、且つウェル領域がトレンチおよび/ またはブラインドホールの側壁および底部を囲むようにエピタキシャル層内に設けられることにより、ウェル領域の深さがより深くなり、ショットキー接触領域をより良好に保護することができる。
いくつかの選択可能な実施形態において、トレンチがブラインドホールより深いかまたは広く開口しており、半導体素子がサージ電流を順方向に導通させる時トレンチに対応するウェル領域がさらに早く開放され、半導体素子がサージ電流を導通する能力を向上させることができる。さらに、トレンチの深さが深く、トレンチに対応するウェル領域が逆方向にブレークダウンされると、トレンチの角部にアバランシェ点が発生するため、半導体素子が耐えられるアバランシェエネルギーを向上させることができる。
いくつかの選択可能な実施形態において、トレンチの開口の幅がトレンチの底部の幅より大きいため、電流線が少なく通る領域（ｄｅａｄ ａｒｅａ）を減少させて、全体の導通電流能力を向上させることができる。
いくつかの選択可能な実施形態において、第 1の 導電型はＮ型であり、すなわち、エピタキシャル層と基板層はＮ型半導体であり、Ｎ型半導体には、多くの電子が存在するため、電子はより高い移動度を有し、より高い電流導通能力を有する。
以下、図面を参照して、本願の例示的な実施例の特徴、利点、及び技術的効果について説明する。
図１は、本発明の一実施例に係る半導体素子の断面構造図である。 図２は、本発明の他の実施例に係る半導体素子の断面構造図である。 図３は、本発明の一実施例に係る半導体素子の製造方法のフローチャートである。
以下、添付図面と実施例を組み合わせて本出願の実施形態についてさらに詳しく説明する。以下の実施例の詳細な説明および添付図面は、本出願の原理を例示的に説明するためのものであり、本出願の範囲を限定するためのものではない。すなわち、本出願は、記載された実施例に限定されるものではない。
なお、本明細書において、第１の及び第２の等の関係用語は、１つのエンティティまたは動作を他のエンティティまたは動作と区別するためのもので、これらのエンティティまたは動作の間にいかなる実際的な関係または順序が存在することを必要としたり示唆したりするものではない。また、用語「含む」、「備える」、またはその他の変形は、非排他的な「含む」をカバーすることを意図しており、一連の要素を含むプロセス、方法、物品、または装置がそれらの要素を含むだけでなく、さらに、明確に列挙していない他の要素も含まれており、またはこれらのプロセス、方法、物品または装置が本来持っている要素も含まれている。追加の制限がない場合、語句「……含む」によって限定される要素は、当該要素を含むプロセス、方法、物品または装置に、別の同じ要素が存在することを排除するものではない。
部品の構造を説明する際に、１つの層、１つの領域が別の層、別の領域の「上面」または「上方」に位置しているというのは、直接に別の層、別の領域の上面に位置していること、或いは、１つの層、１つの領域と別の層、別の領域との間に、他の層または領域をさらに含むことを意味する。そして、部品を裏返すと、当該１つの層、１つの領域は、別の層、別の領域の「下面」または「下方」に位置することになる。
図１は、本発明の一実施例に係る半導体素子の断面構造図である。本実施例において、図１は、本発明の実施例に係る半導体素子のアクティブ作業領域の断面構造図である。図１を参照すると、本発明の実施例による半導体素子は、第１の電極層１と、基板層２と、エピタキシャル層３と、ウェル領域４と、第２の電極層５とを含む。本発明の実施例による半導体素子は、炭化ケイ素、シリコン等の半導体素子であるもよい。本発明の実施例による半導体素子は、炭化ケイ素半導体素子であることが好ましい。
第１の電極層１は、半導体素子の陰極として機能する。第１の電極層１は、金、銀、銅など、またはこれらの組み合わせの金属層であってもよい。基板層２は、第１の電極層１上に配置され、一実施例において、第１の電極層１と基板層２との間にオーミック接触が形成される。基板層２は、第１のドーピング濃度を有する第１の導電型である。
基板層２上に配置され、基板層２から離れた第１の面３０を有するエピタキシャル層３は、第２のドーピング濃度を有する第１の導電型である。いくつかの選択可能な実施例において、第１の導電型がＮ型である場合、基板層２とエピタキシャル層３は、すべてＮ型半導体である。Ｎ型半導体には、多くの電子が存在し、電子ははるかに高い移動度を持つため、より強力な電流導通能力を持つ。いくつかの選択可能な実施例において、第１のドーピング濃度は、第２のドーピング濃度より高く、例えば、基板層２は、高濃度ドーピングのＮ型半導体であり、エピタキシャル層３は、低濃度ドーピングのＮ型半導体である。
ウェル領域４は、エピタキシャル層３の第１の面３０からエピタキシャル層３内に延設されている。一実施例において、ウェル領域４は、エピタキシャル層３の内に形成され、少なくとも一部の領域は、エピタキシャル層３の第１の面３０と重なる。エピタキシャル層３は、複数のウェル領域４を有してもよい。複数のウェル領域４は、第１の面３０への正投影で互いに離間している。第１の面３０におけるウェル領域４の正投影は、円形、長円形、多角形、または長尺状などであってもよい。ウェル領域４は、第２の導電型である。いくつかの選択可能な実施例において、第１の導電型と第２の導電型とは逆であり、すなわち、ウェル領域４は、Ｐ型である。
第２の電極層５は、第１の面３０において隣接するウェル領域４の間に配置された第１の金属層５１を含む。第２の電極層５は、半導体素子のアノードとして機能する。第１の金属層５１は、金、銀、銅等、またはこれらの組み合わせの金属層であってもよい。第１の金属層５１は、エピタキシャル層３の第１の面３０上のウェル領域４に対応しない領域に位置している。一実施例において、第１の金属層５１は、エピタキシャル層３の第１の面３０上のウェル領域４に対応しない全ての領域に配置されている。第１の金属層５１は、エピタキシャル層３の第１の面３０上のウェル領域４に対応しない領域の一部にも配置されることができることを理解すべきである。第１の金属層５１とエピタキシャル層３との間には、障壁高さの異なるショットキー接触が形成される。すなわち、第１の金属層５１とエピタキシャル層３との間に形成されるショットキー接触は、２つ以上の障壁高さを有する。異なる障壁高さのショットキー接触領域のうち、同じ障壁高さの領域は、連続的であってもよいし、断続的であってもよい。一実施例において、障壁高さは、２種類で、すなわち、第１の金属層５１のショットキー接触において一部の障壁高さは比較的高く、別の部分の障壁高さは比較的低い。いくつかの選択可能な実施例において、第１の金属層５１においてウェル領域４に隣接する領域のショットキー接触障壁高さは、他の領域のショットキー接触障壁高さより低い。すなわち、第１の面３０上の隣接したウェル領域４の間の第１の金属層５１は、上記隣接したウェル領域４の間の中央領域のショットキー接触障壁高さが、中央領域の両側のショットキー接触障壁高さより高い。中心領域は、完全な真ん中の位置を指すのではなく、真ん中位置の両側の一定のオフセット範囲を含むことができることを理解すべきである。一実施例において、第１の金属層５１は連続的である。別の実施例において、第１の金属層５１は離間しており、離間した第１の金属層５１同士は電気的に接続されている。一実施例において、エピタキシャル層３の第１の面３０においてウェル領域４に対応する領域には金属層が設けられており、当該金属層とウェル領域４との間に接触が形成され、好ましくはオーミック接触が形成され、当該金属層は、第１の金属層５１と電気的に接続可能である。
本発明の実施例に係る半導体素子は、第２の電極層５における第１の金属層５１とエピタキシャル層３との間に、障壁高さの異なるショットキー接触が形成され、ショットキー接触障壁高さが高い部分は、半導体素子がより高い電界強度に耐えるようにして、ショットキー接触障壁高さが低い部分は、半導体素子の順方向導通時の起動電圧を減少させることができ、これにより、順方向導通能力を向上させ、半導体素子のエネルギー利用効率を向上させる一方、逆方向の遮断能力には影響を及ぼさない。
図２は、本発明の他の実施例に係る半導体素子の断面構造図である。いくつかの選択可能な実施例において、図２を参照すると、エピタキシャル層３の少なくとも一部のウェル領域４には、トレンチ３１が対応して配置され、トレンチ３１に対応するウェル領域４は、トレンチ３１の側壁および底部を囲んでエピタキシャル層３内に配置されている。トレンチ３１は、エピタキシャル層３の第１の面３０に設けられ、第１の面３０からエピタキシャル層３内に凹入成形されてもよい。トレンチ３１は、長円形、長尺形等であってもよいし、円形、多角形等であってもよい。トレンチ３１の位置は、ウェル領域４に対応する。トレンチ３１に対応するウェル領域４は、当該トレンチ３１をエピタキシャル層３の他の領域から離間させる。いくつかの選択可能な実施例において、トレンチ３１の開口の幅は、トレンチ３１の底部の幅より大きい。トレンチ３１の側壁は傾斜しており、トレンチ３１は、略逆台形状に形成されていてもよい。
ウェル領域４は、逆方向遮断時に空乏領域を生成し、空乏領域はエピタキシャル層３内に向かって広がり、隣接するウェル領域４の空乏領域が徐々に近づいて、中央のショットキー接触領域に対するシールド保護を形成し、ウェル領域４の深さが深いほど、シールド保護の効果がより良好であり、エピタキシャル層３にトレンチ３１を設け、且つウェル領域４がトレンチ３１の側壁および底部を囲むようにエピタキシャル層３内に設けられることにより、ウェル領域４の深さが深くなり、ショットキー接触領域をより良好に保護することができる。
さらに、トレンチ３１の開口の幅がトレンチ３１の底部の幅より大きいため、トレンチ３１の底部の下方に位置する電流線が少なく通る領域（ｄｅａｄ ａｒｅａ）を減少させて、全体の電流導通能力を向上させることができる。
いくつかの選択可能な実施例において、第２の電極層５は、トレンチ３１の側壁および底部を覆う第２の金属層５２をさらに含む。第２の金属層５２は、対応するウェル領域４との間にオーミック接触が対応形成される。第２の金属層５２は、第１の金属層５１と電気的に接続されることができる。第２の金属層５２は、金、銀、銅など、またはこれらの組み合わせの金属層であってもよい。
いくつかの選択可能な実施例において、エピタキシャル層３の少なくとも一部のウェル領域４に、ブラインドホール３２が対応して設けられ、ブラインドホール３２に対応するウェル領域４は、ブラインドホール３２の側壁及び底部を囲んでエピタキシャル層３内に設けられている。ブラインドホール３２は、エピタキシャル層３の第１の面３０に設けられ、第１の面３０からエピタキシャル層３内に向かって凹入成形される。ブラインドホール３２は、円形、多角形などであってもよく、長円形、長尺形などであってもよい。ブラインドホール３２の位置は、ウェル領域４に対応する。ブラインドホール３２に対応するウェル領域４は、当該ブラインドホール３２をエピタキシャル層３の他の領域から離間させる。エピタキシャル層３にブラインドホール３２を設け、且つウェル領域４がブラインドホール３２の側壁および底部を囲むようにエピタキシャル層３内に設けられることにより、ウェル領域４の深さが深くなり、ショットキー接触領域をより良好に保護することができる。ブラインドホール３２の開口の幅は、ブラインドホール３２の底部の幅に等しくてもよい。ブラインドホール３２の側壁は、垂直に延びることができ、すなわち、第１の面３０に対して垂直に延びることができる。
いくつかの選択可能な実施例において、第２の電極層５は、ブラインドホール３２の側壁および底部を覆う第３の金属層５３をさらに含む。第３の金属層５３と対応するウェル領域４との間にオーミック接触が対応形成される。第３の金属層５３は、第１の金属層５１と電気的に接続されることができる。第３の金属層５３は、金、銀、銅等、またはこれらの組み合わせの金属層であってもよい。
いくつかの選択可能な実施例において、トレンチ３１の深さは、ブラインドホール３２の深さ以上である。好ましくは、トレンチ３１の深さは、ブラインドホール３２の深さより大きい。トレンチ３１の開口の幅は、ブラインドホール３２の開口の幅より大きい。トレンチ３１がブラインドホール３２より深いかまたは開口が広ければ、半導体素子がサージ電流を順方向に導通させる時トレンチ３１に対応するウェル領域がさらに早く開放され、半導体素子がサージ電流を導通する能力を向上させることができる。また、トレンチ３１の深さが深ければ、トレンチ３１に対応するウェル領域４が逆方向にブレークダウンされると、半導体素子の端部終端領域ではなく、トレンチ３１の角部にアバランシェ点が発生するため、アバランシェ電流は低抵抗の漏洩経路を有し、半導体素子が耐えられるアバランシェエネルギーを向上させることができる。
いくつかの選択可能な実施例において、隣接するトレンチ３１の間に１つまたは複数のブラインドホール３２が設けられる。隣接するトレンチ３１間の複数のブラインドホール３２は、離間して配置されている。一実施例において、複数のトレンチ３１は、平行に分布され、隣接する２つのトレンチ３１の間に複数のブラインドホール３２を有する。
いくつかの選択可能な実施例において、第２の電極層５は、電気接続層をさらに含み、第１の金属層５１、第２の金属層５２および第３の金属層５３は、電気接続層を介して電気的に接続される。電気接続層は、第１の金属層５１、第２の金属層５２及び第３の金属層５３に同時に敷設された金属層であってもよく、第１の金属層５１、第２の金属層５２及び第３の金属層５３は、電気接続層を介して電気的短絡を形成する。電気接続層は、厚い金属層であってもよい。電気接続層は、金、銀、銅など、またはこれらの組み合わせの金属層であってもよい。
なお、本発明の実施例に係る半導体素子において、アクティブ作業領域の最外周に、フィールド制限リングやジャンクション終端拡張（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ）等の終端構造をさらに設けてもよいことは勿論である。
また、図２に示す実施例において、本発明の実施例に係る半導体素子の部分のみが示されている。図２に示されている実施例において、隣接するトレンチ３１の間に２つのブラインドホール３２が間隔を置いて配置されていることを例示的に示した。他の選択可能な実施例において、隣接するトレンチ３１の間に、１個、３個、４個、１０個、１００個などのブラインドホール３２を設けることもできる。また、複数のブラインドホール３２の間の配置は、図示された例に限定されない。
図３は、本発明の一実施例に係る半導体素子の製造方法を示すフローチャートである。図３を参照すると、本発明の実施例に係る半導体素子の製造方法は、以下のステップを含む。
Ｓ１１０：第１の電極層１を提供するステップ；
Ｓ１２０：第１の電極層１に位置し、第１のドーピング濃度を有する第１の導電型である基板層２を提供するステップ；
Ｓ１３０：基板層２に位置しており、基板層２から離れた第１の面３０を有し、第２のドーピング濃度を有する第１の導電型であるエピタキシャル層３を提供するステップ；
Ｓ１４０：第２の導電型であって、第１の面３０からエピタキシャル層３内に向かって延設され、第１の面３０への正投影で互いに離間している複数のウェル領域４を提供するステップ；
Ｓ１５０：第１の面３０における隣接するウェル領域４の間に配置される第１の金属層５１を含み、第１の金属層５１とエピタキシャル層３との間に障壁高さが異なるショットキー接触が形成される第２の電極層５を提供するステップ。
いくつかの選択可能な実施例において、ショットキー接触障壁高さが異なる種類が違う金属材料を合金化することによって、ショットキー接触障壁高さが異なる第１の金属層５１を形成する。いくつかの選択可能な実施例において、金属材料を２回金属メッキし、毎回メッキ後に異なるアニール温度を印加して合金化することにより、ショットキー接触障壁高さが異なる第１の金属層５１を形成する。いくつかの選択可能な実施例において、半導体素子の製造方法は、エピタキシャル層３の第１の面３０にトレンチ３１またはブラインドホール３２を設け、トレンチ３１またはブラインドホール３２の側壁および底部を囲むようにイオン注入によってエピタキシャル層３内にウェル領域４を設けるステップをさらに含み、トレンチ３１またはブラインドホール３２の側壁へのイオン注入角度は７°以上である。
一つの具体的な実施例において、本発明の一実施例に係る半導体素子の製造方法は、高濃度にドーピングされたＮ型の基板層２を提供するステップと、基板層２に低濃度にドーピングされたＮ型のエピタキシャル層３を成長させるステップと、エピタキシャル層３の基板層２から遠い側の第１の面３０に、ドライエッチングにより間隔をあけて配置されたエピタキシャル層３内に窪んだ複数のトレンチ３１を形成するステップと、トレンチ３１の間のエピタキシャル層３の第１の面３０に、もう一回のドライエッチングによって、間隔をあけて配置されたエピタキシャル層３内に窪んだ複数のブラインドホール３２を形成するステップとを含む。
その中で、ドライエッチングガス中の物理的異方性エッチング部分（アルゴンイオン衝突エッチングなど）と化学的同方向エッチング部分（フッ素系ガスなど）との割合を変えたり、または側壁エッチング抑制ガス（Ｂｏｓｈ工程など）を用いることにより、横方向エッチング比を制御して、トレンチ３１の側壁を傾斜させ、トレンチ３１の開口の幅がトレンチ３１の底部の幅より大きくなり、ブラインドホール３２の側壁がほぼ垂直することを確保する。また、ドライエッチングのエッチング速度とエッチング時間を制御することにより、ブラインドホール３２の深さがトレンチ３１の深さよりも深くならないようにする。
本発明の実施例に係る半導体素子の製造方法は、トレンチ３１とブラインドホール３２の側壁及び底部を囲むエピタキシャル層３内に、高温イオン注入法によりＰ型のウェル領域４を形成するステップと、イオン注入が完了した後、高温アニールを行って、注入されたイオンを活性化するステップとをさらに含み、側壁へのイオン注入時に注入角度が７°より大きい。
トレンチ３１及びブラインドホール３２を設け、トレンチ３１とブラインドホール３２の側壁及び底部を囲むウェル領域４を形成することにより、ショットキー接触に対応する領域の幅を適切に大きくすることができ、後続プロセス、特にショットキー領域のフォトリソグラフィプロセスの難易度を低下するのに有利である。
本発明の実施例に係る半導体素子の製造方法は、エピタキシャル層３の第１の面３０におけるトレンチ３１及びブラインドホールホール３２に対応しない領域に、エピタキシャル層３とショットキー接触する第１の金属層５１を形成するステップをさらに含み、具体的には、第１の面３０におけるブラインドホール３２とトレンチ３１との間、または隣接するブラインドホール３２との間の中央領域に、フォトリソグラフィプロセスにより金属層を形成し、当該金属層に第１のアニーリング処理を施してエピタキシャル層３との間に高い障壁高さのショットキー接触を形成するステップと、第１の面３０におけるブラインドホール３２またはトレンチ３１に近い領域にフォトリソグラフィプロセスにより別の金属層を形成し、当該金属層に第２のアニーリング処理を施してエピタキシャル層３との間に低い障壁高さのショットキー接触を形成するステップとを含む。なお、上記の２週類の障壁高さの金属層を形成する金属材料は、同種の金属材料であってもよいし、異種の金属材料であってもよい。第１のアニーリング処理の温度は、第２のアニーリング処理の温度より高い。
本発明の実施例に係る半導体素子の製造方法は、フォトリソグラフィプロセスにより、トレンチ３１の側壁および底部に第２の金属層５２を形成するステップと、フォトリソグラフィプロセスにより、ブラインドホール３２の側壁及び底部に第３の金属層５３を形成するステップと、エピタキシャル層３と離反する基板層２の表面に金属の第１の電極層１を堆積するステップと、アニーリング処理によって、第２の金属層５２と対応するウェル領域４との間、第３の金属層５３と対応するウェル領域４との間、および第１の電極層１と基板層２との間に同時にオーミック接触を形成するステップとをさらに含む。ここで、第２の金属層５２と第３の金属層５３は、同種の金属で同時に形成することができ、プロセスを簡略化し、コストを節約することができる。
本発明の実施例に係る半導体素子の製造方法は、第１の金属層５１、第２の金属層５２及び第の３金属層５３の上方に厚い金属層を堆積させて電気的短絡を形成し、第１の金属層５１、第２の金属層５２、第３の金属層５３および厚い金属層が共に本発明の実施例の半導体素子のアノードを形成するステップをさらに含む。
なお、本文では、ステップの順序は単に本実施例の一例として説明したものであるだけで、コスト制御、製造工程の能力に応じて、前後の順序は適宜変更しても、本発明の実施例の実施効果に影響を与えないことは、当業者にとって明らかである。
以上、好ましい実施例を参照して本出願を説明したが、本出願の範囲を逸脱することなく、さまざまな変形が可能であり、実施例の構成要素を等価物に置換することもできる。特に、構造的な衝突がない限り、各実施例において言及された技術的特徴は、任意の方法で組み合わせることができる。本出願は、本明細書に開示された特定の実施例に限定されるものではなく、特許請求の範囲に属するすべての技術案を含んでいる。
１ 第１の電極層
２ 基板層
３ エピタキシャル層
３０ 第１の面
３１ トレンチ
３２ ブラインドホール
４ ウェル領域
５ 第２の電極層
５１ 第１の金属層
５２ 第２の金属層
５３ 第３の金属層

Claims (17)

  1. 半導体素子であって、
    第１の電極層（１）と、
    前記第１の電極層（１）に位置し、第１のドーピング濃度を有する第１の導電型である基板層（２）と、
    前記基板層（２）に位置し、前記基板層（２）から離れた第１の面（３０）を有し、第２のドーピング濃度を有する第１の導電型であるエピタキシャル層（３）と、
    第２の導電型であって、前記第１の面（３０）から前記エピタキシャル層（３）内に延設され、前記第１の面（３０）への正投影で互いに離間している複数のウェル領域（４）と、
    前記第１の面（３０）における隣接する前記ウェル領域（４）の間に配置される第１の金属層（５１）を含み、前記第１の金属層（５１）と前記エピタキシャル層（３）との間に障壁高さが異なるショットキー接触が形成される第２の電極層（５）と
    を含むことを特徴とする半導体素子。
  2. 前記第１の金属層（５１）の前記ウェル領域（４）に近い領域のショットキー接触障壁高さは、他の領域のショットキー接触障壁高さより低い
    ことを特徴とする請求項１に記載の半導体素子。
  3. 前記エピタキシャル層（３）の少なくとも一部の前記ウェル領域（４）には、トレンチ（３１）が対応して設けられており、前記トレンチ（３１）に対応する前記ウェル領域（４）は、前記トレンチ（３１）の側壁および底部を囲んでエピタキシャル層（３）内に配置されている
    ことを特徴とする請求項１に記載の半導体素子。
  4. 前記トレンチ（３１）の開口の幅は、前記トレンチ（３１）の底部の幅より大きい
    ことを特徴とする請求項３に記載の半導体素子。
  5. 前記第２の電極層（５）は、前記トレンチ（３１）の側壁および底部を覆う第２の金属層（５２）をさらに含む
    ことを特徴とする請求項３に記載の半導体素子。
  6. 前記エピタキシャル層（３）の少なくとも一部の前記ウェル領域（４）には、ブラインドホール（３２）が対応して設けられており、前記ブラインドホール（３２）に対応する前記ウェル領域（４）は、前記ブラインドホール（３２）の側壁及び底部を囲んで前記エピタキシャル層（３）内に設けられている
    ことを特徴とする請求項５に記載の半導体素子。
  7. 前記第２の電極層（５）は、前記ブラインドホール（３２）の側壁および底部を覆う第３の金属層（５３）をさらに含む
    ことを特徴とする請求項６に記載の半導体素子。
  8. 前記トレンチ（３１）の深さは、前記ブラインドホール（３２）の深さ以上である
    ことを特徴とする請求項６に記載の半導体素子。
  9. 隣接する前記トレンチ（３１）の間に、１つ或いは複数の前記ブラインドホール（３２）が設けられている
    ことを特徴とする請求項６に記載の半導体素子。
  10. 前記トレンチ（３１）の開口の幅は、前記ブラインドホール（３２）の開口の幅より大きい
    ことを特徴とする請求項６に記載の半導体素子。
  11. 前記第２の電極層（５）は、電気接続層をさらに含み、前記第１の金属層（５１）、前記第２の金属層（５２）、および前記第３の金属層（５３）は、前記電気接続層を介して電気的に接続されている
    ことを特徴とする請求項７に記載の半導体素子。
  12. 前記第１の電極層（１）と前記基板層（２）との間にオーミック接触が形成され、第２の金属層（５２）および第３の金属層（５３）と、対応する前記ウェル領域（４）との間に、オーミック接触が対応形成されている
    ことを特徴とする請求項７に記載の半導体素子。
  13. 前記第１のドーピング濃度は、前記第２のドーピング濃度より高く、
    前記第１の導電型と前記第２の導電型とは逆であり、前記第１の導電型は、Ｎ型である
    ことを特徴とする請求項１に記載の半導体素子。
  14. 半導体素子の製造方法であって、
    第１の電極層（１）を提供するステップと、
    前記第１の電極層（１）に位置し、第１のドーピング濃度を有する第１の導電型である基板層（２）を提供するステップと、
    前記基板層（２）に位置し、前記基板層（２）から離れた第１の面（３０）を有し、第２のドーピング濃度を有する第１の導電型であるエピタキシャル層（３）を提供するステップと、
    第２の導電型であって、前記第１の面（３０）から前記エピタキシャル層（３）内に延設され、前記第１の面（３０）への正投影で互いに離間している複数のウェル領域（４）を提供するステップと、
    前記第１の面（３０）における隣接する前記ウェル領域（４）の間に配置される第１の金属層（５１）を含み、前記第１の金属層（５１）と前記エピタキシャル層（３）との間に障壁高さが異なるショットキー接触が形成される第２の電極層（５）を提供するステップと
    を含むことを特徴とする半導体素子の製造方法。
  15. ショットキー接触障壁高さが異なる種類が違う金属材料を合金化することにより、ショットキー接触障壁高さが異なる第１の金属層（５１）を形成する
    ことを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 金属材料を２度金属メッキし、毎回メッキ後に異なるアニール温度を印加して合金化することにより、ショットキー接触障壁高さが異なる前記第１の金属層（５１）を形成する
    ことを特徴とする請求項１４に記載の半導体素子の製造方法。
  17. 前記半導体素子の製造方法は、
    前記エピタキシャル層（３）の前記第１の面（３０）に、トレンチ（３１）またはブラインドホール（３２）を設け、前記トレンチ（３１）または前記ブラインドホール（３２）の側壁および底部を囲むようにイオン注入によって前記エピタキシャル層（３）内に前記ウェル領域（４）を設けるステップをさらに含み、前記トレンチ（３１）または前記ブラインドホール（３２）の側壁にイオン注入する注入角度は、７°以上である
    ことを特徴とする請求項１４に記載の半導体素子の製造方法。
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