CN111697055B - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种能够抑制半导体装置的制造成本的技术。绝缘膜在单元区域及末端区域的至少一者具有第1开口部，并且在界面区域具有与第1开口部相比开口率低的第2开口部。半导体装置具有：第2导电型的第1杂质层，其配置于半导体衬底中的第1开口部之下的表面；以及第2导电型的第2杂质层，其配置于半导体衬底中的第2开口部之下的表面，与第1杂质层相比杂质浓度低。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
关于半导体装置提出了如下结构(例如专利文献1及2)，即，在单元区域和末端区域之间，具有与单元区域的末端区域侧部分相比杂质浓度低的杂质层。根据具有这样的杂质层的结构，能够对在恢复中的半导体装置内的阳极及阴极之间的部分施加正电压进行抑制。因此，能够对恢复中的单元区域的末端区域侧部分所产生的电流集中、乃至发热进行抑制。
专利文献1：日本特开2000-150859号公报
专利文献2：日本特开2013-125928号公报
但是，如果追加上述那样的杂质层，则存在需要新的掩模及新的工序，制造成本变高这样的问题。
发明内容
因此，本发明就是鉴于上述问题而提出的，其目的在于提供一种能够抑制半导体装置的制造成本的技术。
本发明涉及的半导体装置具有：第1导电型的半导体衬底，其规定有单元区域、包围所述单元区域的界面区域、以及包围所述界面区域的末端区域；以及绝缘膜，其配置于所述半导体衬底的表面之上，所述绝缘膜在所述单元区域及所述末端区域的至少一者具有第1开口部，并且在所述界面区域具有与所述第1开口部相比开口率低的第2开口部，该半导体装置还具有：第2导电型的第1杂质层，其配置于所述半导体衬底中的所述第1开口部之下的所述表面；以及第2导电型的第2杂质层，其配置于所述半导体衬底中的所述第2开口部之下的所述表面，与所述第1杂质层相比杂质浓度低。
发明的效果
根据本发明，绝缘膜在单元区域及末端区域的至少一者具有第1开口部，并且在界面区域具有与第1开口部相比开口率低的第2开口部，第2导电型的第1杂质层配置于半导体衬底中的第1开口部之下的表面，与第1杂质层相比杂质浓度低的第2导电型的第2杂质层配置于半导体衬底中的第2开口部之下的表面。根据这样的结构，能够对半导体装置的制造成本进行抑制。
附图说明
图1是表示相关半导体装置的结构的俯视图。
图2是表示相关半导体装置的结构的剖视图。
图3是表示恢复动作时的相关半导体装置的等效电路的电路图。
图4是表示相关半导体装置的恢复动作时的各种波形的图。
图5是表示相关半导体装置的制造方法的剖视图。
图6是表示相关半导体装置的制造方法的剖视图。
图7是表示相关半导体装置的制造方法的剖视图。
图8是表示相关半导体装置的制造方法的剖视图。
图9是表示相关半导体装置的制造方法的剖视图。
图10是表示相关半导体装置的制造方法的剖视图。
图11是表示相关半导体装置的制造方法的剖视图。
图12是表示相关半导体装置的制造方法的剖视图。
图13是表示相关半导体装置的制造方法的剖视图。
图14是表示相关半导体装置的制造方法的剖视图。
图15是表示相关半导体装置的制造方法的剖视图。
图16是表示实施方式1涉及的半导体装置的结构的剖视图。
图17是表示实施方式1涉及的第1开口部及第2开口部的结构的俯视图。
图18是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图19是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图20是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图21是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图22是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图23是表示变形例1涉及的第1开口部及第2开口部的结构的俯视图。
图24是表示变形例1涉及的第1开口部及第2开口部的结构的俯视图。
图25是表示变形例2涉及的半导体装置的结构的剖视图。
图26是表示实施方式2涉及的半导体装置的结构的剖视图。
图27是表示实施方式3涉及的半导体装置的结构的剖视图。
标号的说明
1单元部，2界面部，3末端部，7阳极层，8保护环层，9镇流电阻层，10绝缘膜，10a1、10a2第1开口部，10b第2开口部，11表面电极，12末端导电膜，13半绝缘膜，15N+层，17P+层，18寿命抑制能级，51半导体衬底。
具体实施方式
<相关半导体装置>
首先，在对本发明的实施方式涉及的半导体装置进行说明前，对与其相关的半导体装置(下面，记为“相关半导体装置”)进行说明。下面，以第1导电型为N型、第2导电型为P型的结构为例而进行说明。但是，并不限于此，也可以是第1导电型为P型，第2导电型为N型。
图1是表示相关半导体装置的结构的俯视图。如图1所示，相关半导体装置具备N型的半导体衬底51。半导体衬底51可以由通常的半导体晶片构成，也可以由外延生长层构成。
半导体衬底51规定有单元区域即单元部1、界面区域即界面部2、末端区域即末端部3。在俯视观察中，界面部2与单元部1相邻地将单元部1包围，末端部3与界面部2相邻地将界面部2包围。在单元部1例如配置内置有未图示的二极管的半导体开关元件及二极管中的至少1者。下面，以在单元部1配置有内置了二极管的半导体开关元件的结构为例而进行说明。在这样的结构中，在半导体开关元件为接通状态时单元部1通电，在半导体开关元件为断开状态时末端部3对耐压进行保持。
图2是沿图1的A-A’线的剖视图。相关半导体装置具有漂移层6、阳极层7、保护环层8、镇流电阻层9、绝缘膜10、表面电极11、末端导电膜12、半绝缘膜13、缓冲层14、N+层15和背面电极16。
在图2的例子中，漂移层6是N型的半导体衬底51中的除了阳极层7、保护环层8、镇流电阻层9、缓冲层14、及N+层15之外的部分。
绝缘膜10例如为氧化膜，配置于半导体衬底51的表面之上。该绝缘膜10在单元部1及末端部3中的至少一者具有第1开口部，在半导体衬底51中的第1开口部之下的表面配置有P+型的第1杂质层。
下面，对在单元部1及末端部3这两者配置有第1开口部的例子进行说明。而且，对以下的例子进行说明，即，P+型的第1杂质层分别是在单元部1的第1开口部10a1之下配置的阳极层7、在末端部3的第1开口部10a2之下配置的保护环层8，并且多个保护环层8配置于末端部3的多个第1开口部10a2之下。
作为导电膜的表面电极11配置于绝缘膜10之上，经由第1开口部10a1与阳极层7连接。作为导电膜的末端导电膜12配置于绝缘膜10之上，经由第1开口部10a2与保护环层8连接。
半绝缘膜13配置于表面电极11的末端部3侧的部分、末端导电膜12及绝缘膜10之上。半绝缘膜13例如为半导体衬底51的元素和绝缘体的化合物膜、或有机半导体膜。
缓冲层14为与漂移层6(半导体衬底51)相比杂质浓度高的N型的杂质层，配置于半导体衬底51的背面侧。N+层15为与漂移层6及缓冲层14相比杂质浓度高的N+型的杂质层，与缓冲层14相比配置于半导体衬底51的背面。背面电极16配置于N+层15的背面之上。
图3是表示恢复动作时的相关半导体装置的等效电路的电路图。半导体开关元件61为配置于单元部1的半导体开关元件，二极管62为配置于单元部1的二极管。二极管62的阳极与表面电极11对应，二极管62的阴极与背面电极16对应。电路寄生电感Ls连接于二极管62和半导体开关元件61之间，负载电感Lm与二极管62并联连接。栅极电阻Rg连接于半导体开关元件61和交流电源63之间。Vcc例如为1800V，温度例如为423K，栅极电压例如为-15V～15V，电路寄生电感Ls例如为2.47μH。
这里，在单元部1的半导体开关元件61为接通状态的情况下，载流子积蓄于单元部1及末端部3。而且，在半导体开关元件61为恢复状态的情况下，在作为阳极起作用的表面电极11、作为阴极起作用的背面电极16之间施加正电压。
图4是表示相关半导体装置的恢复动作时的电流波形(Jf：实线)及电压波形(Vka：单点划线)的图。在恢复动作时(T1～T2)，二极管62成为高逆电流、高电压、高dI/dt的状态。其结果，如图2的箭头所示，内部电流流至阳极侧。特别地，由于来自末端部3的内部电流集中于单元部1的末端侧的接触部分(图2的虚线圆形标记的部分)，因此在该部分发热。
在相关半导体装置处配置有用于对该发热进行抑制的镇流电阻层9。该镇流电阻层9为配置于界面部2且与阳极层7及保护环层8相比杂质浓度低的P型的杂质层。此外，如图2所示，在相关半导体装置处，镇流电阻层9的上表面全部由绝缘膜10覆盖。另外，在阳极层7和保护环层8之间镇流电阻层9与它们连接，镇流电阻层9的下端与阳极层7及保护环层8的下端相比位于上侧。
这样构成的镇流电阻层9作为针对恢复中的内部电流的电阻(镇流电阻)起作用，因此能够对该内部电流、乃至发热进行抑制。该镇流电阻层9的浓度越低，则镇流电阻的电阻值越高，其结果，即使不增大芯片尺寸也能够提高对内部电流进行抑制的恢复断路能力。
<制造方法>
下面，对相关半导体装置的制造方法进行说明。图5～图15是表示相关半导体装置的制造方法的剖视图。
首先，如图5所示，准备半导体衬底51。然后，如图6所示，在半导体衬底51的表面之上形成绝缘膜21。作为绝缘膜21的形成方法，例如，使用半导体衬底51的加热、向半导体衬底51的堆积或涂敷等。
然后如图7所示，通过在绝缘膜21进行照相制版及蚀刻而进行图案化。由此，在单元部1及末端部3的绝缘膜21形成使半导体衬底51露出的第1开口部10a1、10a2。然后，如图8所示，经由第1开口部10a1、10a2以比较高的浓度将P型杂质22注入至半导体衬底51。
接下来，如图9所示，将注入的杂质22激活。由此，在第1开口部10a1之下形成阳极层7，在第1开口部10a2之下形成保护环层8。此外，通过与该激活相伴的温度，将第1开口部10a1、10a2的底部氧化，在该底部形成绝缘膜23。
之后，如图10所示，通过在绝缘膜21进行照相制版及蚀刻，从而在界面部2的绝缘膜21形成使半导体衬底51露出的开口部24。然后，如图11所示，经由开口部24以比图8的注入浓度低的浓度将P型杂质25注入至半导体衬底51。
接下来，如图12所示，将注入的杂质25激活。由此，在开口部24之下形成镇流电阻层9。此外，通过与该激活相伴的温度，将开口部24的底部氧化，在该底部形成绝缘膜26。
然后如图13所示，使用在图7的工序中使用的掩模，将第1开口部10a1、10a2的底部的绝缘膜23去除。由此，形成图2的绝缘膜10。然后，如图14所示在阳极层7及保护环层8之上各自选择性地形成表面电极11及末端导电膜12，如图15所示选择性地形成半绝缘膜13。然后，通过在半导体衬底51的背面形成缓冲层14、N+层15及背面电极16，从而图2的相关半导体装置完成。
此外，在相关半导体装置的制造工序中，为了形成镇流电阻层9，需要图10所使用的专用掩模以及图11的杂质25的注入工序及图12的激活工序所使用的专用工序。其结果，存在制造成本变高这样的问题。对此，在下面说明的本发明的实施方式中，能够解决该问题。
<实施方式1>
图16是表示本发明的实施方式1涉及的半导体装置的结构的剖视图。该图16的剖视图与图2的剖视图对应。以下，对本实施方式1涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
如图16所示，本实施方式1涉及的绝缘膜10不仅具有第1开口部10a1、10a2，在界面部2还具有与第1开口部10a1、10a2各自相比开口率低的多个第2开口部10b。这里，开口率是指开口部(第1开口部或第2开口部)在每单位面积所占的比例，是通过将开口部的总面积除以绝缘膜10及开口部的总面积而得到的值。
图17是表示第1开口部10a1及第2开口部10b的俯视图。此外，第1开口部10a2与第1开口部10a1大致相同，这一点在以下也是同样的。在图17的例子中，第1开口部10a1不特别地具有图案，第2开口部10b具有条带状的图案。其结果，多个第2开口部10b与第1开口部10a1、10a2各自相比开口率低。
本实施方式1涉及的镇流电阻层9与相关半导体装置的镇流电阻层9同样地，是与阳极层7及保护环层8相比杂质浓度低的P型的第2杂质层。在本实施方式1中，阳极层7的半导体衬底51的表面处的浓度为1016～1018cm-3，镇流电阻层9的半导体衬底51的表面处的浓度为1014～1016cm-3。此外，优选镇流电阻层9的半导体衬底51的表面处的浓度比阳极层7的半导体衬底51的表面处的浓度的0.001倍大且比0.5倍小。
另外，如图16所示，本实施方式1涉及的镇流电阻层9是遍及半导体衬底51中的多个第2开口部10b各自之下的表面而配置的。而且，半绝缘膜13与表面电极11及末端导电膜12连接，并且半绝缘膜13经由第2开口部10b与镇流电阻层9连接。
<制造方法>
接下来，对本实施方式1涉及的半导体装置的制造方法进行说明。图18～图22是表示本实施方式1涉及的半导体装置的制造方法的剖视图。
首先，与相关半导体装置同样地，准备半导体衬底51(图5)，在半导体衬底51的表面之上形成绝缘膜21(图6)。然后，如图18所示，通过进行照相制版及蚀刻，从而在单元部1及末端部3的绝缘膜21形成使半导体衬底51露出的第1开口部10a1、10a2，在界面部2的绝缘膜21形成使半导体衬底51露出的第2开口部10b。由此，实质地形成图16的绝缘膜10。
接下来，如图19所示，经由第1开口部10a1、10a2以比较高的浓度将P型杂质32注入至半导体衬底51。此外，由于第2开口部10b与第1开口部10a1、10a2相比开口率低，因此杂质32难以到达至第2开口部10b之下的半导体衬底。因此，即使注入装置均匀地照射P型杂质32，P型杂质32也会以比较高的浓度注入至第1开口部10a1、10a2之下的半导体衬底51，但以比该浓度低的浓度注入至第2开口部10b之下的半导体衬底51。
然后，如图20所示，将注入的杂质32激活。由此，在第1开口部10a1之下形成阳极层7，在第1开口部10a2之下形成保护环层8，在第2开口部10b之下形成镇流电阻层9。此外，使用在图18的工序中所使用的掩模去除伴随着与激活相伴的温度而在第1开口部10a1、10a2及第2开口部10b的底部形成的未图示的绝缘膜。
接下来，如图21所示在阳极层7及保护环层8之上各自选择性地形成表面电极11及末端导电膜12，如图22所示选择性地形成半绝缘膜13。然后，通过在半导体衬底51的背面形成缓冲层14、N+层15及背面电极16，从而图16的半导体装置完成。
<实施方式1的总结>
根据以上那样的本实施方式1涉及的半导体装置，不需要在相关半导体装置的制造中必需的用于形成镇流电阻层9的专用掩模及工序。因此，能够对半导体装置的制造成本进行抑制。
此外，对于将第2开口部10b内的半导体衬底51(镇流电阻层9)露出的结构而言，污染物有可能侵入至半导体衬底51，导致器件的特性变差。另外，有可能由于应用环境的外部电荷的影响，经由氧化膜而使半导体衬底51的表面充电，导致半导体装置的长期可靠性变差。
对此，在本实施方式1中，由于第2开口部10b被半绝缘膜13覆盖，因此能够对由污染物导致的器件的特性变差进行抑制。另外，由于半绝缘膜13具有电荷的跳跃电导特性，因此由外部影响诱发的电荷由于跳跃电导而流动。其结果，能够对由外部影响引起的局部的电位分布异常进行抑制，因此能够使长期可靠性提高。
<变形例1>
在实施方式1中，在图17中示出了第1开口部10a1及第2开口部10b的一个例子。但是，只要第2开口部10b的开口率与第1开口部10a1、10a2各自相比开口率低，则它们的形状并不限于图17所示的形状。例如，如图23所示，也可以是第1开口部10a1不特别地具有图案，第2开口部10b具有点状的图案。另外，例如，如图24所示，也可以是第1开口部10a1具有条带状的图案，第2开口部10b具有点状的图案。
另外，虽然未图示，但也可以是第1开口部10a1具有条带状的图案，第2开口部10b具有与其尺寸不同的条带状的图案，还可以是第1开口部10a1具有蜂窝状的图案，第2开口部10b具有与其尺寸及密度不同的蜂窝状的图案。此外，在图17、图23及图24的例子中，第1开口部10a1及第2开口部10b各自均匀地配置于绝缘膜10，但也可以局部地不均匀。
如上所述，由于通过对第2开口部10b的开口率进行控制，能够对镇流电阻层9的杂质浓度进行控制，因此能够对恢复断路能力进行控制。由此，能够实现具有恰当的恢复断路能力的半导体装置。此外，以上变形例1同样也能够应用于实施方式1之外的各种结构等。
<变形例2>
实施方式1涉及的半导体装置具有末端导电膜12(图16)。但是，如图25所示，半导体装置也可以不具有末端导电膜12。在该情况下，半绝缘膜13与表面电极11连接，并且半绝缘膜13经由第1开口部10a2及第2开口部10b与保护环层8及镇流电阻层9各自连接。这样的结构也能够得到与实施方式1同样的效果。此外，以上变形例2同样也能够应用于实施方式1之外的各种结构等。
<实施方式2>
图26是表示本发明的实施方式2涉及的半导体装置的结构的剖视图。该图26的剖视图与图16的剖视图对应。以下，对本实施方式2涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
如图26所示，本实施方式2涉及的半导体装置具有在实施方式1涉及的半导体装置的结构(图16)中追加了P+层17的结构。
N+层15是与半导体衬底51相比杂质浓度高的N+型第3杂质层。在本实施方式2中，该N+层15在半导体衬底51的背面配置于末端部3中的与接近界面部2的一个保护环层8a对应的部分、界面部2、及单元部1。
P+层17为P+型的第4杂质层。该P+层17在半导体衬底51的背面配置于除了上述部分之外的末端部3。
根据这样构成的本实施方式2涉及的半导体装置，能够进一步对在恢复中从末端部3流向阳极侧的电流进行抑制，即提高恢复断路能力。
<实施方式3>
图27是表示本发明的实施方式3涉及的半导体装置的结构的剖视图。该图27的剖视图与图16的剖视图对应。以下，对本实施方式3涉及的结构要素中的与上述结构要素相同或类似的结构要素标注相同或类似的参照标号，主要对不同的结构要素进行说明。
如图27所示，本实施方式3涉及的半导体装置具有在实施方式1涉及的半导体装置的结构(图16)中追加了寿命抑制能级(level)18的结构。具体而言，半导体衬底51在末端部3处具有寿命抑制能级18。此外，寿命抑制能级18例如是通过电子束照射、质子照射、及重金属扩散等形成的。
根据这样构成的本实施方式3涉及的半导体装置，通过寿命抑制能级18能够降低末端部3的载流子浓度。因此，能够进一步对在恢复中从末端部3流向阳极侧的电流进行抑制，即提高恢复断路能力。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

Claims (7)

1.一种半导体装置，其具有：
第1导电型的半导体衬底，其规定有单元区域、包围所述单元区域的界面区域、以及包围所述界面区域的末端区域；以及
绝缘膜，其配置于所述半导体衬底的表面之上，
所述绝缘膜在所述单元区域及所述末端区域的至少一者具有第1开口部，并且在所述界面区域具有与所述第1开口部相比开口率低的第2开口部，
该半导体装置还具有：
第2导电型的第1杂质层，其配置于所述半导体衬底中的所述第1开口部之下的所述表面；以及
第2导电型的第2杂质层，其配置于所述半导体衬底中的所述第2开口部之下的所述表面，与所述第1杂质层相比杂质浓度低，
所述第2杂质层是遍及多个所述第2开口部各自之下而配置的。
2.根据权利要求1所述的半导体装置，其中，
所述第1杂质层包含：阳极层，其配置于所述单元区域的所述第1开口部之下；以及保护环层，其配置于所述末端区域的所述第1开口部之下。
3.根据权利要求1或2所述的半导体装置，其还具有：
导电膜，其配置于所述绝缘膜之上，经由所述第1开口部与所述第1杂质层连接；以及
半绝缘膜，其与所述导电膜连接，并且经由所述第2开口部与所述第2杂质层连接。
4.根据权利要求1或2所述的半导体装置，其中，
所述第2杂质层的所述半导体衬底的所述表面处的浓度比所述第1杂质层的所述半导体衬底的所述表面处的浓度的0.001倍大且比0.5倍小。
5.根据权利要求2所述的半导体装置，其中，
多个所述保护环层配置于所述末端区域的多个所述第1开口部之下，
该半导体装置还具有：
第1导电型的第3杂质层，其在所述半导体衬底的背面配置于所述末端区域中的与接近所述界面区域的一个所述保护环层对应的部分、所述界面区域、及所述单元区域，与所述半导体衬底相比杂质浓度高；以及
第2导电型的第4杂质层，其在所述半导体衬底的所述背面配置于除了所述部分之外的所述末端区域。
6.根据权利要求1或2所述的半导体装置，其中，
所述半导体衬底在所述末端区域具有寿命抑制能级。
7.一种半导体装置的制造方法，其具有以下工序：
准备第1导电型的半导体衬底，该第1导电型的半导体衬底规定有单元区域、包围所述单元区域的界面区域、以及包围所述界面区域的末端区域；
在所述半导体衬底的表面之上形成绝缘膜，该绝缘膜在所述单元区域及所述末端区域的至少一者具有第1开口部，并且在所述界面区域具有与所述第1开口部相比开口率低的第2开口部；
经由所述第1开口部及所述第2开口部将第2导电型的杂质注入至所述半导体衬底；以及
通过将注入的所述杂质激活而形成第2导电型的第1杂质层和第2导电型的第2杂质层，该第2导电型的第1杂质层配置于所述半导体衬底中的所述第1开口部之下的所述表面，该第2导电型的第2杂质层配置于所述半导体衬底中的所述第2开口部之下的所述表面，与所述第1杂质层相比杂质浓度低，
所述第2杂质层是遍及多个所述第2开口部各自之下而配置的。
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