CN113451389B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。

Description

半导体装置及其制造方法
关联申请
本申请享有以日本专利申请2020-52497号(申请日：2020年3月24日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式一般而言涉及半导体装置及其制造方法。
背景技术
Metal Oxide Semiconductor Field Effect Transistor(MOSFET，金属-氧化物半导体场效应晶体管)等半导体装置被用于电力转换等用途。半导体装置的消耗电力优选小。
发明内容
实施方式提供能够降低消耗电力的半导体装置及其制造方法。
实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。上述第1半导体区域被设置于上述第1电极之上，与上述第1电极电连接。上述接合区域包含具有比上述第1半导体区域低的第1导电型的杂质浓度的第1导电型的第2半导体区域和第2导电型的第3半导体区域。上述接合区域被设置于上述第1半导体区域之上。在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上，交替地设置有多个上述第2半导体区域与多个上述第3半导体区域。上述第4半导体区域沿着与上述第1方向垂直的第1面而设置于上述接合区域的周围，具有比上述第1半导体区域低的第1导电型的杂质浓度。上述第5半导体区域被设置于上述多个第3半导体区域的一个之上。上述第6半导体区域被设置于上述第5半导体区域之上。上述栅极电极隔着栅极绝缘层与上述第5半导体区域相向。上述第2电极被设置于上述第5半导体区域及上述第6半导体区域之上，与上述第5半导体区域及上述第6半导体区域电连接。上述接合区域中的选自由重金属元素及质子构成的组中的至少1种第1元素的浓度比上述第1半导体区域中的上述第1元素的浓度高，且比上述第4半导体区域中的上述第1元素的浓度高。或者，上述接合区域中的晶体缺陷的密度比上述第1半导体区域中的晶体缺陷的密度高，且比上述第4半导体区域中的晶体缺陷的密度高。
附图说明
图1是表示实施方式的半导体装置的俯视图。
图2是图1的II-II截面图。
图3(a)、(b)是表示实施方式的半导体装置的制造方法的截面图。
图4(a)、(b)是表示实施方式的半导体装置的制造方法的截面图。
图5(a)、(b)是表示实施方式的半导体装置的制造方法的截面图。
图6是表示包含实施方式的半导体装置的电气设备的电路图。
图7(a)～(d)是表示图6中表示的电路的工作的示意图。
图8(a)～(c)是表示图6中表示的电路的工作的示意图。
图9是表示实施方式的半导体装置中的电流及电压的波形的图表。
图10(a)、(b)是表示实施方式的半导体装置的分析结果的示意图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性图或概念性图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的情况相同。即使是表示相同部分的情况下，也有根据附图而彼此的尺寸或比率被不同表现的情况。
在本申请说明书和各图中，对于与已经说明的要素同样的要素标注同一符号并适当省略详细的说明。
在以下的说明及附图中，n+、n、n-及p+、p、p-的表述表示各杂质浓度的相对高低。即，标注有“+”的表述表示与未标注“+”及“-”中的任一者的表述相比杂质浓度相对较高，标注有“-”的表述表示与未标注有任一者的表述相比杂质浓度相对较低。在各个区域中包含p型杂质和n型杂质这两者的情况下，这些表述表示这些杂质互相补偿后的净杂质浓度的相对高低。
对于以下说明的各实施方式，也可以使各半导体区域的p型与n型反型来实施各实施方式。
图1是表示实施方式的半导体装置的俯视图。
图2是图1的II-II截面图。图1是图2的I-I截面图。
实施方式的半导体装置为MOSFET。图1及图2中表示的半导体装置100包含n型(第1导电型)缓冲区域1(第1半导体区域)、接合区域JR、n-型外周区域4(第4半导体区域)、p型(第2导电型)基极区域5(第5半导体区域)、n+型源极区域6(第6半导体区域)、n+型漏极区域7(第7半导体区域)、p+型接触区域8、栅极电极10、漏极电极21(第1电极)、源极电极22(第2电极)及绝缘部30。
在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极21朝向n型缓冲区域1的方向设定为Z方向(第1方向)。将相对于Z方向垂直且相互正交的二个方向设定为X方向(第2方向)及Y方向(第3方向)。另外，为了说明，将从漏极电极21朝向n型缓冲区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极21与n型缓冲区域1的相对的位置关系，与重力的方向无关系。
漏极电极21被设置于半导体装置100的下表面。n+型漏极区域7被设置于漏极电极21之上，与漏极电极21电连接。n型缓冲区域1被设置于n+型漏极区域7之上。n型缓冲区域1通过n+型漏极区域7与漏极电极21电连接。n型缓冲区域1中的n型杂质浓度比n+型漏极区域7中的n型杂质浓度低。
接合区域JR被设置于n型缓冲区域1之上。接合区域JR包含在X方向上交替地设置的多个n-型柱区域2(第2半导体区域)及多个p-型柱区域3(第3半导体区域)。各个n-型柱区域2及各个p-型柱区域3沿Y方向延伸。n-型柱区域2中的n型杂质浓度比n型缓冲区域1中的n型杂质浓度低。
n-型外周区域4沿着X-Y面(第1面)而设置于接合区域JR的周围。n-型外周区域4中的n型杂质浓度比n型缓冲区域1中的n型杂质浓度低。n-型外周区域4中的n型杂质浓度可以与n-型柱区域2中的n型杂质浓度相同，也可以比n-型柱区域2中的n型杂质浓度高。
如图2中表示的那样，在n型缓冲区域1与接合区域JR之间及n型缓冲区域1与n-型外周区域4之间，也可以设置有n-型半导体区域9。n-型半导体区域9中的n型杂质浓度比n型缓冲区域1中的n型杂质浓度低。n-型半导体区域9中的n型杂质浓度例如与n-型外周区域4中的n型杂质浓度相同。
p型基极区域5在X方向上设置有多个。多个p型基极区域5分别设置于多个p-型柱区域3之上。各个p型基极区域5沿着Y方向延伸。
n+型源极区域6及p+型接触区域8被设置于p型基极区域5之上。多个n+型源极区域6及多个p+型接触区域8分别设置于多个p型基极区域5之上。各个n+型源极区域6及各个p+型接触区域8沿着Y方向延伸。
一个栅极电极10隔着栅极绝缘层11与一个以上的p型基极区域5相向。在图2中表示的例子中，多个栅极电极10被设置于接合区域JR之上，分别位于多个n-型柱区域2之上。一个栅极电极10与一个n-型柱区域2和与该一个n-型柱区域2相邻的两个p型基极区域5及两个n+型源极区域6相向。各个栅极电极10沿着Y方向延伸。
源极电极22被设置于多个p型基极区域5、多个n+型源极区域6及多个p+型接触区域8之上，与多个n+型源极区域6及多个p+型接触区域8电连接。p型基极区域5通过p+型接触区域8与源极电极22电连接。图1中，X-Y面中的源极电极22的位置以虚线表示。
多个栅极电极10与源极电极22电分离。绝缘部30在多个栅极电极10的周围被设置于接合区域JR及n-型外周区域4之上。
对半导体装置100的工作进行说明。
在相对于源极电极22对漏极电极21施加了正电压的状态下，对栅极电极10施加阈值以上的电压。由此，在p型基极区域5的栅极绝缘层11附近的区域形成沟道(反型层)，半导体装置100成为导通状态。电子经由该沟道及n-型柱区域2从源极电极22流向漏极电极21。之后，若对栅极电极10施加的电压变得低于阈值，则p型基极区域5中的沟道消失，半导体装置100成为断开状态。
需要说明的是，以后，将“相对于源极电极22对漏极电极21的正电压的施加”简称为“对漏极电极21的正电压的施加”。将“相对于漏极电极21对源极电极22的正电压的施加”称为“对源极电极22的正电压的施加”。
若在对漏极电极21施加了正电压的状态下半导体装置100从导通状态切换成断开状态，则在接合区域JR中，耗尽层从n-型柱区域2与p-型柱区域3之间的pn接合面朝向Y方向扩展。通过接合区域JR中的耗尽层的扩展，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压的状态下，提高n-型柱区域2中的n型杂质浓度，降低半导体装置100的通态电阻。
另外，半导体装置100包含由p-型柱区域3、p型基极区域5等p型半导体区域及n-型柱区域2、n型缓冲区域1等n型半导体区域构成的二极管。若对源极电极22施加正电压，则电流沿该二极管的正向流动。之后，若对漏极电极21施加正电压，则蓄积在半导体装置100内部的载流子从漏极电极21及源极电极22被排出。此时，从漏极电极21朝向源极电极22，恢复电流在半导体装置100中流动。
对各构成要素的材料的一个例子进行说明。
n型缓冲区域1、n-型柱区域2、p-型柱区域3、n-型外周区域4、p型基极区域5、n+型源极区域6、n+型漏极区域7、p+型接触区域8及n-型半导体区域9包含硅、碳化硅、氮化镓或镓砷作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，可以使用砷、磷或锑。作为p型杂质，可以使用硼。
栅极电极10包含多硅等导电材料。在导电材料中，也可以添加杂质。栅极绝缘层11及绝缘部30包含氧化硅、氮化硅等绝缘材料。漏极电极21及源极电极22包含铝、钛等金属。
接合区域JR包含第1元素。第1元素为选自由重金属元素及质子构成的组中的至少一种。重金属元素为选自由金及铂属元素构成的组中的至少一种。铂属元素为选自由钌、铑、钯、锇、铱及铂构成的组中的至少一种。
n型缓冲区域1及n-型外周区域4可以包含第1元素，也可以不包含。在任一情况下，接合区域JR中的第1元素的浓度均比n型缓冲区域1中的第1元素的浓度高，且比n-型外周区域4中的第1元素的浓度高。更具体而言，n-型柱区域2及p-型柱区域3各自中的第1元素的浓度比n型缓冲区域1中的第1元素的浓度高，且比n-型外周区域4中的第1元素的浓度高。
由于该浓度关系，接合区域JR中的从过量载流子产生至消失为止的载流子寿命比n型缓冲区域1及n-型外周区域4中的各自的载流子寿命短。
图3～图5是表示实施方式的半导体装置的制造方法的截面图。
首先，准备n+型半导体基板7a。在n+型半导体基板7a之上，使n型半导体层1a及n-型半导体层2a依次外延生长。通过反应性离子蚀刻(RIE)，如图3(a)中表示的那样，在n-型半导体层2a中形成沿Y方向延伸的多个开口OP1。开口OP1可以将n-型半导体层2a贯通，也可以不将n-型半导体层2a贯通。
作为一个例子，n-型半导体层2a的厚度为40μm～70μm。开口OP1的宽度(X方向上的尺寸)为2μm～8μm。开口OP1彼此的间隔为4μm～16μm。开口OP1的深度(Z方向上的尺寸)为40μm～70μm。
使将多个开口OP1埋入的p型半导体层外延生长。将该p型半导体层的上表面研磨而平坦化，使上表面的位置后退。由此，如图3(b)中表示的那样，在n-型半导体层2a中形成多个p-型半导体层3a。p-型半导体层3a与p-型柱区域3对应。位于p-型半导体层3a彼此之间的n-型半导体层2a与n-型柱区域2对应。多个p-型半导体层3a的周围的n-型半导体层2a与n-型外周区域4对应。
通过热氧化，在n-型半导体层2a及p-型半导体层3a的上表面形成绝缘层11a。在绝缘层11a之上，通过化学气相沉积(CVD)使导电材料(多晶硅)沉积，形成导电层。将该导电层图案化，形成多个栅极电极10。如图4(a)中表示的那样，通过CVD而形成将多个栅极电极10覆盖的绝缘层30a。
通过RIE，在栅极电极10彼此之间形成贯通绝缘层11a及30a的开口OP2。在多个栅极电极10的周围，n-型半导体层2a及多个p-型半导体层3a被绝缘层30a覆盖。经由开口OP2，在多个p-型半导体层3a的上表面离子注入p型杂质，分别形成多个p型半导体区域5a。在多个p型半导体区域5a的上表面依次离子注入n型杂质及p型杂质，如图4(b)中表示的那样，分别形成多个n+型源极区域6及多个p+型接触区域8。
如图5(a)中表示的那样，沿着开口OP2的内表面，形成含有第1元素的第1层L1。第1元素例如为铂。第1层L1例如通过包含第1元素的靶的蒸镀或溅射而形成。通过加热，使第1层L1中所含的第1元素扩散至n-型半导体层2a及3a中。例如，通过在840度进行30分钟加热，使第1元素扩散。由此，第1元素主要扩散至p-型半导体层3a和位于p-型半导体层3a彼此之间的n-型半导体层2a。
或者，也可以使用绝缘层30a作为掩模，经由开口OP2将第1元素离子注入多个p-型半导体层3a中。离子注入后，通过加热而使第1元素扩散。
在第1元素的扩散后，将第1层L1除去。或者，也可以使第1层L1与各半导体区域反应而形成第1元素的硅化物层。通过溅射，形成覆盖绝缘层30a的金属层。如图5(b)中表示的那样，将该金属层图案化，形成源极电极22。
之后，将n+型半导体基板7a的背面磨削至n+型半导体基板7a成为规定的厚度为止。在磨削后的背面，通过溅射而形成漏极电极21。通过以上的工序，制造实施方式的半导体装置100。
图6是表示包含实施方式的半导体装置的电气设备的电路图。
图7及图8是表示图6中表示的电路的工作的示意图。
例如，实施方式的半导体装置可以应用于转换器。在图6中表示的例子中，电气设备200为降压转换器。电气设备200包含实施方式的两个半导体装置和控制各个半导体装置的两个控制部。
在图6中，将高压侧的半导体装置100表示为半导体装置100a。将低压侧的半导体装置100表示为半导体装置100b。另外，控制部110a及110b分别控制半导体装置100a及100b。
在降压转换器中，通过控制部110a及110b的工作，高压侧的半导体装置100a和低压侧的半导体装置100b交替地成为导通状态。由此，比输入电压VIN低的输出电压VOUT被输出。
例如，在高压侧的半导体装置100a为导通状态时，如图7(a)中表示的那样，经由半导体装置100a及电感器L，通态电流ION朝向输出端子流动。若半导体装置100a被关断，则按照电流在电感器L中持续流动的方式产生感应电动势。通过该感应电动势，如图7(b)中表示的那样，再生电流IF在半导体装置100b的二极管中流动。
接着，使半导体装置100b接通。在刚对半导体装置100b的栅极电极10施加电压后，蓄积在半导体装置100b内的电子及空穴分别从漏极电极21及源极电极22被排出。由此，如图7(c)中表示的那样，恢复电流IR在半导体装置100b中流动。若蓄积在半导体装置100b中的电子及空穴被排出，则如图7(d)中表示的那样，通态电流ION在半导体装置100b中流动。
在图7(d)中表示的状态之后，若半导体装置100b被关断，则如图8(a)中表示的那样，通过感应电动势而再生电流IF在半导体装置100b的二极管中流动。接着，若使半导体装置100a接通，则蓄积在半导体装置100b内的电子及空穴被排出。由此，如图8(b)中表示的那样，恢复电流IR在半导体装置100b中流动。若蓄积在半导体装置100b内的电子及空穴被排出，则如图8(c)中表示的那样，通态电流ION在半导体装置100a中流动。
图9是表示实施方式的半导体装置中的电流及电压的波形的图表。
具体而言，图9表示在图6中表示的电气设备200中如图8(b)及图8(c)中表示的那样恢复电流IR流动时的半导体装置100b的特性。图9中，实线表示在二极管中流动的电流。电流在沿正向流动时表示为正。虚线表示漏极电极21相对于源极电极22的电压。横轴表示时间。
在图9中表示的例子中，从时刻t0至t1为止的期间p1与图8(a)中表示的状态对应。在期间p1中，再生电流IF在二极管中流动。从时刻t1至t2为止的期间p2和从时刻t2至时刻t3为止的期间p3与图8(b)中表示的状态对应。在期间p2及p3中，恢复电流IR在二极管中流动。
若在时刻t2时恢复电流IR的峰经过，则漏极电极21相对于源极电极22的电压V逐渐上升。此时，根据恢复电流IR的减少的斜率dir/dt，在电压V中产生电涌电压Vs。电压V在由电涌电压Vs引起的振动之后达到稳定状态。
对关于实施方式的课题及由实施方式带来的效果进行说明。
为了使半导体装置100的消耗电力降低，以恢复电流IR的积分值表示的蓄积电荷Qrr优选小。若恢复电流IR变小(若接近零)，则蓄积电荷Qrr变小。在实施方式的半导体装置100中，接合区域JR中的第1元素的浓度比n型缓冲区域1中的第1元素的浓度高，并且比n-型外周区域4中的第1元素的浓度高。第1元素的浓度越高，则该区域中的载流子寿命变得越短。若接合区域JR的载流子寿命短，则蓄积电荷Qrr更快地减少，能够降低恢复电流IR。
但是，期间p3中的恢复电流IR的降低有可能导致图9中表示的dir/dt的增大。若dir/dt大，则电涌电压Vs也变大。电涌电压Vs越大，则电气设备200中产生的噪音也变得越大。因此，dir/dt优选小。
在半导体装置100中，接合区域JR的一部分如图1中表示的那样，位于设置有源极电极22的元件区域。蓄积在接合区域JR中的电荷主要在恢复电流IR开始流动的期间p2被排出。通过缩短接合区域JR中的载流子寿命，能够降低期间p2中的恢复电流IR。
n-型外周区域4位于接合区域JR的周围。蓄积在n-型外周区域4中的电荷主要在蓄积于接合区域JR中的电荷被排出之后的期间p3被排出。另外，n-型外周区域4中的第1元素的浓度比接合区域JR中的第1元素的浓度高。因此，蓄积在n-型外周区域4中的电荷与蓄积在接合区域JR中的电荷相比难以消失。蓄积在接合区域JR中的载流子被排出及消失之后，通过蓄积在n-型外周区域4中的电荷被排出，可抑制期间p3中的恢复电流IR的降低。由此，能够降低dir/dt，能够降低电涌电压Vs。
进而，在半导体装置100中，n型缓冲区域1中的载流子寿命比接合区域JR中的载流子寿命长。由此，能够抑制n型缓冲区域1中的电荷的消失，电荷变得容易从漏极电极21被排出。通过抑制从n-型外周区域4流向n型缓冲区域1的电荷的消失，能够进一步抑制期间p3中的恢复电流IR的降低。由此，能够进一步降低dir/dt。
如上所述，根据实施方式，能够降低期间p2中的恢复电流IR，能够降低半导体装置100的消耗电力。另外，根据实施方式，即使是期间p2中的恢复电流IR降低的情况下，也能够抑制期间p3中的恢复电流IR的降低，降低电涌电压。
图10是表示实施方式的半导体装置的分析结果的示意图。
图10表示对半导体装置100的一部分通过二次离子质量分析法(SIMS)进行分析而得到的结果。图10(a)表示半导体装置100的一部分。图10(b)表示在图10(a)中表示的区域中Z方向上的各点的铂的原子数。在接合区域JR中，表示n-型柱区域2及p-型柱区域3各自中的原子数之和。在图10(b)中，虚线表示检测限。
如图10(a)及图10(b)中表示的那样，接合区域JR的上部UP中的铂的原子数与接合区域JR的中间部MP中的铂的原子数实质上相同。由半导体装置100的多个分析结果确认，中间部MP中的铂的浓度相对于上部UP中的铂的浓度之比为0.6～1.4。另一方面，接合区域JR的下部LP中的铂的原子数比上部UP及中间部MP各自中的铂的原子数少。下部LP中的铂的浓度相对于上部UP及中间部MP各自中的铂的浓度之比为0.1以下。另外，n型缓冲区域1、n-型外周区域4及n-型半导体区域9各自中的铂的浓度相对于上部UP及中间部MP各自中的铂的浓度之比为0.1以下。
上部UP、中间部MP及下部LP的位置例如可以如下决定。上部UP的Z方向上的位置对应于与p型基极区域5相邻的p-型柱区域3上部的Z方向上的位置。p-型柱区域3与p型基极区域5的边界基于通过p-型柱区域3及p型基极区域5的线上的p型杂质浓度的分析结果来决定。将p型杂质浓度大致恒定的区域分别判定为p-型柱区域3及p型基极区域5，将它们的中间决定为p-型柱区域3与p型基极区域5的边界。下部LP位于p-型柱区域3与n型缓冲区域1(或n-型半导体区域9)的pn接合面附近。中间部MP位于下部LP与上部UP之间的Z方向上的中间。
在实施方式中，至少上部UP及中间部MP各自中的铂的浓度只要比n型缓冲区域1及n-型外周区域4各自中的铂的浓度高即可。若至少上部UP及中间部MP各自中的铂的浓度比n型缓冲区域1及n-型外周区域4各自中的铂的浓度高，则视为接合区域JR中的铂的浓度比n型缓冲区域1及n-型外周区域4各自中的铂的浓度高。
从消耗电力及dir/dt的降低的观点出发，接合区域JR中的第1元素的浓度优选为n型缓冲区域1及n-型外周区域4各自中的第1元素的浓度的4倍以上。另一方面，若第1元素的浓度过高，则半导体装置100为断开状态时的泄漏电流增大。因此，接合区域JR中的第1元素的浓度优选为n型缓冲区域1及n-型外周区域4各自中的第1元素的浓度的50倍以下。
另外，根据参照图3～图5而说明的制造方法，如图10(a)及图10(b)中表示的那样，能够抑制第1元素向n型缓冲区域1及n-型外周区域4的扩散，并且能够主要将第1元素扩散至接合区域JR。
即，在实施方式的制造方法中，对于形成有各半导体区域的构造体，使第1元素经由栅极电极10彼此之间的间隙扩散至接合区域JR中。构造体如图5(a)中表示的那样，包含n型半导体层1a、多个n-型半导体层2a、多个p-型半导体层3a、n-型外周区域4、多个p型基极区域5、多个n+型源极区域6、多个p+型接触区域8、多个栅极电极10及绝缘层30a。根据实施方式的制造方法，可以使接合区域JR中的上述第1元素的浓度比n型缓冲区域1及n-型外周区域4各自中的第1元素的浓度高。
认为上述的浓度关系由于以下的理由而产生。如图3(a)及图3(b)中表示的那样，在形成开口OP1、使p型的半导体层外延生长而形成接合区域JR的情况下，在n-型半导体层2a与p-型半导体层3a之间形成界面。第1元素沿着该界面而容易地扩散。另外，第1元素也扩散至界面彼此之间的n-型半导体层2a中。认为其结果是，通过第1元素经由开口OP2向接合区域JR的一部分扩散，从而在X方向及Y方向上，第1元素大致均匀地扩散至接合区域JR。
以上，对使用第1元素来控制载流子寿命的例子进行了说明。代替第1元素的浓度，也可以通过调整晶体缺陷的密度来控制载流子寿命。这种情况下，接合区域JR中的晶体缺陷的密度比n型缓冲区域1中的晶体缺陷的密度高，且比n-型外周区域4中的晶体缺陷的密度高。或者，也可以调整第1元素的浓度及晶体缺陷的密度这两者来控制载流子寿命。晶体缺陷例如可以通过照射电子射线而生成。
对于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如可以使用扫描型静电容量显微镜(SCM)来确认。需要说明的是，各半导体区域中的载流子浓度可以视为与在各半导体区域中活化的杂质浓度相等。因此，对于各半导体区域之间的载流子浓度的相对高低，也可以使用SCM来确认。另外，对于各半导体区域中的杂质浓度，例如可以通过SIMS来测定。
另外，在以上说明的各实施方式中，各半导体区域中的寿命控制体的浓度或密度例如可以使用深能级瞬态谱(Deep Level Transient Spectroscopy，DLTS)法或恒温电容瞬态谱(Isothermal Capacitance Transient Spectroscopy，ICTS)法来比较。
以上，对本发明的几个实施方式进行了例示，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式可以以其他的各种方式来实施，在不脱离发明的主旨的范围内，可以进行各种省略、置换、变更等。这些实施方式和其变形例包含于发明的范围、主旨中，同时包含于权利要求书中记载的发明和其同等的范围内。另外，上述的各实施方式可以相互组合而实施。

Claims (10)

1.一种半导体装置，其具备：
第1电极；
第1导电型的第1半导体区域，所述第1半导体区域设置于所述第1电极之上，与所述第1电极电连接；
接合区域，所述接合区域包含具有比所述第1半导体区域低的第1导电型的杂质浓度的第1导电型的第2半导体区域和第2导电型的第3半导体区域，设置于所述第1半导体区域之上，在与从所述第1电极朝向所述第1半导体区域的第1方向垂直的第2方向上交替地设置有多个所述第2半导体区域和多个所述第3半导体区域；
第1导电型的第4半导体区域，所述第4半导体区域沿着与所述第1方向垂直的第1面而设置于所述接合区域的周围，具有比所述第1半导体区域低的第1导电型的杂质浓度；
第2导电型的第5半导体区域，所述第5半导体区域设置于所述多个第3半导体区域的一个之上；
第1导电型的第6半导体区域，所述第6半导体区域设置于所述第5半导体区域之上；
栅极电极，所述栅极电极隔着栅极绝缘层与所述第5半导体区域相向；以及
第2电极，所述第2电极设置于所述第5半导体区域及所述第6半导体区域之上，与所述第5半导体区域及所述第6半导体区域电连接，
其中，所述接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比所述第1半导体区域中的所述第1元素的浓度高，且比所述第4半导体区域中的所述第1元素的浓度高，
所述接合区域的中间部中的所述第1元素的浓度相对于所述接合区域的上部中的所述第1元素的浓度之比为0.6～1.4，
所述接合区域的下部中的所述第1元素的浓度相对于所述上部和所述中间部各自中的所述第1元素的浓度之比为0.1以下。
2.根据权利要求1所述的半导体装置，其中，所述第2半导体区域及所述第3半导体区域各自中的所述第1元素的浓度比所述第1半导体区域中的所述第1元素的浓度高，且比所述第4半导体区域中的所述第1元素的浓度高。
3.根据权利要求1或2所述的半导体装置，其中，所述第1元素为选自由金、钌、铑、钯、锇、铱及铂构成的组中的至少一种。
4.根据权利要求1或2所述的半导体装置，其中，所述接合区域中的所述第1元素的浓度为所述第1半导体区域中的所述第1元素的浓度及所述第4半导体区域中的所述第1元素的浓度各自的4倍～50倍。
5.根据权利要求3所述的半导体装置，其中，所述接合区域中的所述第1元素的浓度为所述第1半导体区域中的所述第1元素的浓度及所述第4半导体区域中的所述第1元素的浓度各自的4倍～50倍。
6.根据权利要求1或2所述的半导体装置，其进一步具备第1导电型的第7半导体区域，所述第7半导体区域设置于所述第1电极与所述第1半导体区域之间，具有比所述第1半导体区域高的第1导电型的杂质浓度。
7.根据权利要求3所述的半导体装置，其进一步具备第1导电型的第7半导体区域，所述第7半导体区域设置于所述第1电极与所述第1半导体区域之间，具有比所述第1半导体区域高的第1导电型的杂质浓度。
8.根据权利要求4所述的半导体装置，其进一步具备第1导电型的第7半导体区域，所述第7半导体区域设置于所述第1电极与所述第1半导体区域之间，具有比所述第1半导体区域高的第1导电型的杂质浓度。
9.根据权利要求5所述的半导体装置，其进一步具备第1导电型的第7半导体区域，所述第7半导体区域设置于所述第1电极与所述第1半导体区域之间，具有比所述第1半导体区域高的第1导电型的杂质浓度。
10.一种半导体装置的制造方法，其中，对于构造体，通过使选自由重金属元素及质子构成的组中的至少一种第1元素经由栅极电极彼此之间的间隙扩散至接合区域，从而使所述接合区域中的所述第1元素的浓度比第1半导体区域中的所述第1元素的浓度高，且比第4半导体区域中的所述第1元素的浓度高，所述构造体包含：
第1导电型的第1半导体区域；
接合区域，所述接合区域包含具有比所述第1半导体区域低的第1导电型的杂质浓度的第1导电型的第2半导体区域和第2导电型的第3半导体区域，设置于所述第1半导体区域之上，在与从所述第1半导体区域朝向所述接合区域的第1方向垂直的第2方向上交替地设置有多个所述第2半导体区域和多个所述第3半导体区域；
第1导电型的第4半导体区域，所述第4半导体区域沿着与所述第1方向垂直的第1面而设置于所述接合区域的周围，具有比所述第1半导体区域低的第1导电型的杂质浓度；
第2导电型的多个第5半导体区域，所述多个第5半导体区域分别设置于所述多个第3半导体区域之上；
第1导电型的多个第6半导体区域，所述多个第6半导体区域分别设置于所述多个第5半导体区域之上；
多个栅极电极，所述多个栅极电极设置于所述多个第5半导体区域及所述多个第6半导体区域之上，隔着多个栅极绝缘层与所述多个第5半导体区域分别相向；以及
绝缘层，所述绝缘层在所述多个栅极电极的周围，设置于所述接合区域及所述第4半导体区域之上。
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