JP6208579B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6208579B2
JP6208579B2 JP2013269268A JP2013269268A JP6208579B2 JP 6208579 B2 JP6208579 B2 JP 6208579B2 JP 2013269268 A JP2013269268 A JP 2013269268A JP 2013269268 A JP2013269268 A JP 2013269268A JP 6208579 B2 JP6208579 B2 JP 6208579B2
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor substrate
outer peripheral
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013269268A
Other languages
English (en)
Other versions
JP2015126087A (ja
Inventor
順 斎藤
順 斎藤
広和 藤原
広和 藤原
知治 池田
知治 池田
渡辺　行彦
行彦 渡辺
敏雅 山本
山本　　敏雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2013269268A priority Critical patent/JP6208579B2/ja
Priority to US15/107,132 priority patent/US9853141B2/en
Priority to KR1020167020238A priority patent/KR101840961B1/ko
Priority to CN201480071339.9A priority patent/CN105849910B/zh
Priority to DE112014006011.9T priority patent/DE112014006011B4/de
Priority to PCT/JP2014/070522 priority patent/WO2015098169A1/ja
Publication of JP2015126087A publication Critical patent/JP2015126087A/ja
Application granted granted Critical
Publication of JP6208579B2 publication Critical patent/JP6208579B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、ＭＯＳ構造が形成されたセル領域と、その領域の周囲の外周領域を有する半導体装置が開示されている。外周領域には、セル領域を取り囲むように複数のトレンチが形成されており、各トレンチ内には絶縁層が充填されている。外周領域の各トレンチの下端には、ｐ型の底面囲繞領域が形成されている。ＭＯＳＦＥＴがターンオフすると、セル領域から外周領域に空乏層が伸びる。このとき、各底面囲繞領域が空乏層の伸びを促進する。このため、この構造によれば高い耐圧を実現することができる。
特開２００８−１３５５２２号公報
特許文献１の半導体装置では、セル領域から広がる空乏層が、外周領域内の最初の底面囲繞領域（セル領域に最も近い底面囲繞領域）に到達すると、最初の底面囲繞領域から２番目の底面囲繞領域（セル領域から２番目の底面囲繞領域）に向かって空乏層が伸びる。空乏層が２番目の底面囲繞領域に到達すると、２番目の底面囲繞領域から３番目の底面囲繞領域に向かって空乏層が伸びる。このように、空乏層が各底面囲繞領域を経由して順次広がって行くため、空乏層の広がる速度がそれほど速くない。したがって、本明細書では、外周領域内に素早くで空乏層を伸展させることで、より高い耐圧を実現可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有する。前記半導体基板が、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型スイッチング素子が形成されている素子領域と、前記素子領域に隣接する外周領域を有している。前記絶縁ゲート型スイッチング素子が、前記表面電極に接続されている第１導電型の第１領域と、前記表面電極に接続されており、前記第１領域に接している第２導電型の第２領域と、前記第２領域の下側に形成されており、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、前記第２領域に接しているゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２領域に対向しているゲート電極を有している。前記外周領域内の前記半導体基板の前記表面に、第１トレンチと、前記第１トレンチから間隔を隔てて配置されている第２トレンチが形成されている。前記第１トレンチと前記第２トレンチ内に、絶縁膜が形成されている。前記第１トレンチの底面から前記第２トレンチの底面に跨って延びる第２導電型の第４領域が形成されている。前記第４領域の下側に、前記第３領域から連続する第１導電型の第５領域が形成されている。
この半導体装置では、外周領域内に第１トレンチと第２トレンチが形成されており、第４領域が第１トレンチの底面から第２トレンチの底面に跨って形成されている。絶縁ゲート型スイッチング素子がターンオフする際には、素子領域から外周領域に空乏層が伸びる。空乏層が第４領域に到達すると、第４領域の全体から第５領域内に空乏層が伸びる。すなわち、複数のトレンチの下側の領域が一度に空乏化される。このため、外周領域に素早く空乏層を伸展させることができる。このため、この半導体装置は、耐圧が高い。
上述した半導体装置は、前記第４領域のうちの前記第１トレンチと前記第２トレンチの間の領域内に、前記第４領域のうちの前記第１トレンチの下側の領域と前記第２トレンチの下側の領域よりも、前記半導体基板の厚み方向に見た第２導電型不純物の面密度が低い低面密度領域が形成されており、前記低面密度領域によって、前記第１トレンチの下側の前記領域が前記第２トレンチの下側の前記領域から分離されていてもよい。
なお、上記の「第１トレンチと第２トレンチの間の領域」は、半導体基板を厚み方向に平面視した場合に第１トレンチと第２トレンチの間に位置する第４領域を意味する。
このような構成によれば、絶縁ゲート型スイッチング素子がターンオフする際に、低面密度領域を空乏化させることができる。低面密度領域が空乏化されると、空乏層によって第１トレンチ側の第４領域が第２トレンチ側の第４領域から分離される。このため、第４領域内に電位差を生じさせることが可能であり、外周領域でより均等に電位を分布させることができる。このため、これらの半導体装置は、より耐圧が高い。
上述した半導体装置は、前記半導体基板がＳｉＣにより構成されており、前記低面密度領域の前記面密度が３．２×１０１３ｃｍ−２未満であってもよい。
また、上述した半導体装置は、前記半導体基板がＳｉにより構成されており、前記低面密度領域の前記面密度が２．０×１０１２ｃｍ−２未満であってもよい。
このような構成によれば、低面密度領域を空乏化することができる。
また、上述した半導体装置は、前記半導体基板がＳｉＣにより構成されており、前記第１トレンチの下側の前記領域及び前記第２トレンチの下側の前記領域の前記面密度が、１．５×１０１３ｃｍ−２以上であってもよい。
また、上述した半導体装置は、前記半導体基板がＳｉにより構成されており、前記第１トレンチの下側の前記領域及び前記第２トレンチの下側の前記領域の前記面密度が、１．９×１０１９ｃｍ−２以上であってもよい。
このような構成によれば、第１トレンチ及び第２トレンチの下側の領域が空乏化することを抑制することができる。これによって、絶縁ゲート型スイッチング素子がターンオフする際に、各トレンチの下端近傍において高い電界が生じることを抑制することができる。
上述した半導体装置は、前記第４領域が、ＢとＡｌを含有しており、前記第１トレンチの下側に位置する前記第４領域では、前記第１トレンチの底面から離れるにしたがって、Ａｌに対するＢの濃度比率が上昇し、前記第２トレンチの下側に位置する前記第４領域では、前記第２トレンチの底面から離れるにしたがって、Ａｌに対するＢの濃度比率が上昇してもよい。
このような構成によれば、第１トレンチ及び第２トレンチの下側の第４領域の第２導電型不純物濃度を高くすることができるとともに、第１トレンチと第２トレンチの間の第４領域の第２導電型不純物濃度を低くすることができる。
上述した半導体装置は、前記素子領域内の前記半導体基板の前記表面に、ゲートトレンチが形成されており、前記ゲート絶縁膜と前記ゲート電極が前記ゲートトレンチ内に配置されており、前記半導体基板内の前記ゲートトレンチの底面を含む範囲に、Ａｌを含有する第２導電型の第６領域が形成されていてもよい。
このような構成によれば、ゲートトレンチの底面を含む範囲に第２導電型不純物濃度が高い第６領域を形成することができる。これによって、ゲートトレンチの下端近傍において高い電界が生じることを抑制することができる。
半導体装置１０の上面図（表面の電極、絶縁膜の図示を省略した図）。 図１のＩＩ−ＩＩ線における半導体装置１０の縦断面図。 ｐ型領域５６の拡大図。 面密度とリーク電流の関係を示すグラフ。 実施例２のｐ型領域５６の拡大図。
図１に示す半導体装置１０は、ＳｉＣからなる半導体基板１２を有している。半導体基板１２は、セル領域２０と外周領域５０を有している。セル領域２０には、ＭＯＳＦＥＴが形成されている。外周領域５０は、セル領域２０と半導体基板１２の端面１２ａとの間の領域である。
図２に示すように、半導体基板１２の表面には、表面電極１４と絶縁膜１６が形成されている。絶縁膜１６は、外周領域５０内の半導体基板１２の表面を覆っている。表面電極１４は、セル領域２０内において半導体基板１２と接している。言い換えると、表面電極１４が半導体基板１２と接しているコンタクト領域の下側の領域がセル領域２０であり、コンタクト領域よりも外周側（端面１２ａ側）の領域が外周領域５０である。半導体基板１２の裏面には、裏面電極１８が形成されている。裏面電極１８は、半導体基板１２の裏面の略全体を覆っている。
セル領域２０内には、ソース領域２２、ボディコンタクト領域２４、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、ｐ型フローティング領域３２、ゲートトレンチ３４が形成されている。
ソース領域２２は、高濃度にｎ型不純物を含むｎ型領域である。ソース領域２２は、半導体基板１２の上面に露出する範囲に形成されている。ソース領域２２は、表面電極１４に対してオーミック接続されている。
ボディコンタクト領域２４は、高濃度にｐ型不純物を含むｐ型領域である。ボディコンタクト領域２４は、ソース領域２２が形成されていない位置において半導体基板１２の上面に露出するように形成されている。ボディコンタクト領域２４は、表面電極１４に対してオーミック接続されている。
ボディ領域２６は、低濃度にｐ型不純物を含むｐ型領域である。ボディ領域２６のｐ型不純物濃度は、ボディコンタクト領域２４のｐ型不純物濃度よりも低い。ボディ領域２６は、ソース領域２２及びボディコンタクト領域２４の下側に形成されており、これらの領域に接している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６に接しており、ボディ領域２６によってソース領域２２から分離されている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６から分離されている。ドレイン領域３０は、半導体基板１２の下面に露出する範囲に形成されている。ドレイン領域３０は、裏面電極１８に対してオーミック接続されている。
図１、２に示すように、セル領域２０内の半導体基板１２の上面には、複数のゲートトレンチ３４が形成されている。各ゲートトレンチ３４は、半導体基板１２の表面において、互いに平行に直線状に伸びている。各ゲートトレンチ３４は、ソース領域２２とボディ領域２６を貫通し、ドリフト領域２８に達するように形成されている。各ゲートトレンチ３４内には、ボトム絶縁層３４ａと、ゲート絶縁膜３４ｂと、ゲート電極３４ｃが形成されている。ボトム絶縁層３４ａは、ゲートトレンチ３４の底部に形成された厚い絶縁層である。ボトム絶縁層３４ａの上側のゲートトレンチ３４の側面は、ゲート絶縁膜３４ｂによって覆われている。ボトム絶縁層３４ａの上側のゲートトレンチ３４内には、ゲート電極３４ｃが形成されている。ゲート電極３４ｃは、ゲート絶縁膜３４ｂを介して、ソース領域２２、ボディ領域２６及びドリフト領域２８と対向している。ゲート電極３４ｃは、ゲート絶縁膜３４ｂ及びボトム絶縁層３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｃの上面は、絶縁層３４ｄによって覆われている。絶縁層３４ｄによって、ゲート電極３４ｃは表面電極１４から絶縁されている。
ｐ型フローティング領域３２は、半導体基板１２内であって、各ゲートトレンチ３４の底面に接する範囲に形成されている。ｐ型フローティング領域３２の周囲は、ドリフト領域２８に囲まれている。各ｐ型フローティング領域３２は、ドリフト領域２８によって、互いに分離されている。
上述したボディ領域２６、ドリフト領域２８及びドレイン領域３０は、外周領域５０まで広がっている。ドリフト領域２８とドレイン領域３０は、半導体基板１２の端面１２ａまで広がっている。ボディ領域２６は、外周領域５０内で終端している。ボディ領域２６と半導体基板１２の端面１２ａとの間には、ドリフト領域２８が形成されている。
外周領域５０内の半導体基板１２の上面には、複数の外周トレンチ５４が形成されている。各外周トレンチ５４は、ボディ領域２６を貫通して、ドリフト領域２８に達するように形成されている。各外周トレンチ５４内には、絶縁層５３が形成されている。図１に示すように、各外周トレンチ５４は、半導体基板１２を上側から見たときに、セル領域２０の周囲を一巡する環状に形成されている。したがって、外周領域５０内のボディ領域２６は、セル領域２０内のボディ領域２６から分離されている。各外周トレンチ５４は、互いに距離を隔てて形成されている。
半導体基板１２内であって、各外周トレンチ５４の底面に接する範囲には、ｐ型領域５６が形成されている。ｐ型領域５６は、外周トレンチ５４の底面全体を覆うように、外周トレンチ５４に沿って形成されている。各ｐ型領域５６は、隣接する他のｐ型領域５６と繋がっている。
図３は、図２の各ｐ型領域５６の拡大図を示している。ｐ型領域５６のうち、２つの外周トレンチ５４の間に位置する領域５６ｂは、ｐ型領域５６のうち、各外周トレンチ５４の下側の領域５６ａよりも、ｐ型不純物の厚み方向の面密度が高い。なお、領域５６ａの前記面密度は、領域５６ａ内のｐ型不純物濃度を半導体基板１２の厚み方向に沿って積分した値（すなわち、図３のＡ−Ａ線に沿ってｐ型不純物濃度を積分した値）であり、領域５６ｂの前記面密度は、領域５６ｂ内のｐ型不純物濃度を半導体基板１２の厚み方向に沿って積分した値（すなわち、図３のＢ−Ｂ線に沿ってｐ型不純物濃度を積分した値）である。以下では、領域５６ｂを低面密度領域と呼び、領域５６ａを高面密度領域と呼ぶ。
次に、半導体装置１０の動作について説明する。半導体装置１０を動作させる際には、裏面電極１８と表面電極１４の間に裏面電極１８がプラスとなる電圧が印加される。さらに、ゲート電極３４ｃに対してゲートオン電圧が印加されることで、セル領域２０内のＭＯＳＦＥＴがオンする。すなわち、ゲート電極３４ｃに対向している位置のボディ領域２６にチャネルが形成され、表面電極１４から、ソース領域２２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、裏面電極１８に向かって電子が流れる。
ゲート電極３４ｃへのゲートオン電圧の印加を停止すると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合からドリフト領域２８内に空乏層が広がる。空乏層がセル領域２０内のｐ型フローティング領域３２に到達すると、ｐ型フローティング領域３２からドリフト領域２８内にも空乏層が広がる。これによって、２つのｐ型フローティング領域３２の間のドリフト領域２８が効果的に空乏化される。これによって、セル領域２０内における高い耐圧が実現される。
また、上述したｐｎ接合から伸びる空乏層は、最もセル領域２０側に位置する外周トレンチ５４の下側のｐ型領域５６に到達する。すると、全てのｐ型領域５６が繋がっているため、全てのｐ型領域５６からドリフト領域２８内に空乏層が広がる。このように、本実施例の半導体装置１０では、各外周トレンチ５４の下側のｐ型領域５６から略同時にドリフト領域２８内に空乏層が広がるため、外周領域５０内における空乏層の伸展が極めて速い。
また、空乏層は、ｐ型領域５６内にも広がる。このとき、各低面密度領域５６ｂはその厚み方向全体が空乏化される一方で、各高面密度領域５６ａでは図３の点線で示す領域５６ｃ（外周トレンチ５４の底面を覆う領域５６ｃ）までは空乏層が広がらない。これは、高面密度領域５６ａでは前記面密度が高いためである。このように外周トレンチ５４の下端のｐ型領域５６ｃが空乏化されないため、外周トレンチ５４の下端近傍に電界が集中することが抑制される。また、低面密度領域５６ｂが空乏化されると、各外周トレンチ５４の下側のｐ型領域５６ｃが空乏層によって互いに分離される。このため、各外周トレンチ５４の間で電位差が生じる。このため、外周領域５０内において均等に電位を分布させることができる。
以上に説明したように、この半導体装置１０では、外周領域５０内でｐ型領域５６の全体から空乏層が広がるため、外周領域５０内に素早く空乏層を伸展させることができる。また、空乏化されたときに各外周トレンチ５４の下側のｐ型領域５６が互いに分離されるため、各外周トレンチ５４の間で電位を分担することができる。また、外周領域５０内に空乏層が広がった際にも、外周トレンチ５４の下側にｐ型領域５６ｃが残るため、外周トレンチ５４の下端における電界集中を抑制することができる。このため、この半導体装置１０は、高い耐圧を有する。
なお、低面密度領域５６ｂを完全に空乏化させる場合には、低面密度領域５６ｂの上記面密度は、３．２×１０１３ｃｍ−２未満であることが好ましい。面密度がこの値より高い領域では、空乏化するために必要な電圧がアバランシェ耐圧を超えるため、空乏化させることができない。面密度がこの値より低ければ、電圧を調整することで低面密度領域５６ｂをその厚み方向全域に空乏化させることが可能であり、上述した効果を得ることができる。なお、半導体基板１２がＳｉである場合には、上記面密度を２．０×１０１２ｃｍ−２未満とすることで、低面密度領域５６ｂを完全に空乏化することができる。
また、高面密度領域５６ａを空乏化させない場合には、高面密度領域５６ａの上記面密度は、１．５×１０１３ｃｍ−２以上であることが好ましい。図４は、高面密度領域５６ａの面密度と、外周トレンチ５４近傍に流れるリーク電流との関係を示すグラフである。実用レベルの印加電圧では、図示するように、上記面密度が所定の閾値以上である場合に、リーク電流を最小化することができる。半導体基板１２がＳｉＣである場合には、当該閾値は、１．５×１０１３ｃｍ−２である。したがって、高面密度領域５６ａの上記面密度は、１．５×１０１３ｃｍ−２であることが好ましい。但し、高面密度領域５６ａの空乏化をより確実に阻止する場合には、高面密度領域５６ａの上記面密度を３．２×１０１３ｃｍ−２以上としてもよい。また、半導体基板１２がＳｉにより構成されている場合には、上記閾値は、１．９×１０１９ｃｍ−２である。したがって、高面密度領域５６ａの上記面密度は、１．９×１０１９ｃｍ−２以上であることが好ましい。但し、高面密度領域５６ａの空乏化をより確実に阻止する場合には、高面密度領域５６ａの上記面密度を２．０×１０１２ｃｍ−２以上としてもよい。
なお、上述したｐ型領域５６は、以下のようにして形成することができる。まず、外周領域５０に外周トレンチ５４を形成する。次に、各外周トレンチ５４の底面にｐ型不純物（例えば、Ｂ（ボロン））を注入し、その後、ボロンを拡散させる。このようにしてｐ型領域５６を形成すると、トレンチの下端近傍ではボロンの濃度が高くなり、トレンチの下端から離れた位置ほどボロンの濃度が低くなる。したがって、上述したように低面密度領域５６ｂと高面密度領域５６ａを分布させることができる。なお、ｐ型不純物の拡散工程後に、トレンチの底面に再度ｐ型不純物を注入してもよい。この方法によれば、トレンチの下端近傍のｐ型不純物濃度をより高めることができる。
実施例２の半導体装置２００では、ｐ型領域５６が、ｐ型不純物としてＡｌ（アルミニウム）とＢを含有している。Ａｌが分布している範囲は、主に、外周トレンチ５４の下端近傍である。Ｂは、外周トレンチ５４の下端からその周囲に広く分布している。このため、ｐ型領域５６では、外周トレンチ５４の下端近傍ではＡｌの濃度比率が高く、外周トレンチ５４の下端から離れるにしたがってＢのＡｌに対する濃度比率が上昇する。なお、実施例２でも、低面密度領域５６ｂの上記面密度は、高面密度領域５６ａの上記面密度よりも低い。また、実施例２の半導体装置２００では、セル領域２０内のフローティング領域３２が、ｐ型不純物としてＡｌを含有している。
実施例２の半導体装置２００のｐ型領域５６及びフローティング領域３２は、以下のようにして形成される。まず、半導体基板１２の表面にゲートトレンチ３４と外周トレンチ５４を形成する。これらは同時に形成してもよいし、別個に形成してもよい。次に、ゲートトレンチ３４の底面と外周トレンチ５４の底面にＡｌを注入する。次に、外周トレンチ５４の底面にＢを注入する。このＢの注入は、ゲートトレンチ３４の底面にＢが注入されないようにして行う。その後、半導体基板１２を加熱して、注入したＡｌとＢを拡散させる。ＡｌはＳｉＣ中における拡散係数が小さいので、拡散工程後にＡｌはゲートトレンチ３４の底面近傍及び外周トレンチ５４の底面近傍に分布する。このため、各フローティング領域３２は、他のフローティング領域３２から分離された状態で形成される。また、ｐ型領域５６のうちのＡｌを多く含有するＡｌ分布領域５６ｄは、他のＡｌ分布領域５６ｄから分離された状態で形成される。また、Ａｌが拡散し難いので、フローティング領域３２及びＡｌ分布領域５６ｄにおけるＡｌの濃度は高い。これに対し、ＢはＳｉＣ中における拡散係数が大きいので、拡散工程後にＢは外周トレンチ５４の底面の周囲に広く分布する。このため、広く分布するＢによって、各外周トレンチ５４の下側のｐ型領域５６が、隣接する他のｐ型領域５６と繋がる。したがって、図５に示すようにｐ型領域５６が形成される。
実施例２の半導体装置２００も、実施例１の半導体装置１０と略同様に動作する。すなわち、ＭＯＳＦＥＴがオフしている際には、ｐ型領域５６全体からドリフト領域２８に空乏層が広がる。この際、ｐ型領域５６のうちの低面密度領域５６ｂが厚み方向全域において空乏化される。これによって、各高面密度領域５６ａ（すなわち、Ａｌ分布領域５６ｄ）が互いに分離され、外周領域５０の電位分布が均一化される。また、高面密度領域５６ａのうちの外周トレンチ５４の下端近傍の領域は空乏化されないので、外周トレンチ５４の下端に電界が集中することが抑制される。このように、実施例２の半導体装置２００も耐圧が高い。
なお、上述した実施例１、２では、外周トレンチ５４がセル領域２０の周囲を一巡する環状に形成されていたが、外周トレンチ５４は必ずしもこのような環状である必要はない。例えば、外周トレンチ５４が、耐圧が問題となる箇所の外周領域５０にのみ部分的に形成されていてもよい。
また、上述した実施例１、２では、外周トレンチ５４がセル領域２０と半導体基板１２の端面１２ａの間に形成されていたが、外周トレンチ５４が他の場所に形成されていてもよい。例えば、２つのセル領域２０の間に外周トレンチ５４が形成されていてもよい。
また、上述した実施例では、セル領域２０にＭＯＳＦＥＴが形成されていたが、ＩＧＢＴが形成されていてもよい。
また、上述した実施例では、外周領域５０内までボディ領域２６が広がっていたが、外周領域５０内にボディ領域２６が形成されていなくてもよい。
また、上述した実施例では、ゲートトレンチ３４の下端にｐ型フローティング領域３２が形成されていたが、ｐ型フローティング領域３２に代えて、所定の電位に接続されているｐ型領域が形成されていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：表面電極
１８：裏面電極
２０：セル領域
２２：ソース領域
２４：ボディコンタクト領域
２６：ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２：フローティング領域
３４：ゲートトレンチ
５０：外周領域
５４：外周トレンチ
５６：ｐ型領域
５６ａ：高面密度領域
５６ｂ：低面密度領域

Claims (2)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に形成されている表面電極と、
    前記半導体基板の裏面に形成されている裏面電極、
    を有し、
    前記半導体基板が、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型スイッチング素子が形成されている素子領域と、前記素子領域に隣接する外周領域、
    を有しており、
    前記絶縁ゲート型スイッチング素子が、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記表面電極に接続されており、前記第１領域に接している第２導電型の第２領域と、
    前記第２領域の下側に形成されており、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記第２領域に接しているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第２領域に対向しているゲート電極、
    を有しており、
    前記外周領域内の前記半導体基板の前記表面に、第１トレンチと、前記第１トレンチから間隔を隔てて配置されている第２トレンチが形成されており、
    前記第１トレンチと前記第２トレンチ内に、絶縁膜が形成されており、
    前記第１トレンチの底面から前記第２トレンチの底面に跨って延びる第２導電型の第４領域が形成されており、
    前記第４領域の下側に、前記第３領域から連続する第１導電型の第５領域が形成されており、
    前記第４領域のうちの前記第１トレンチと前記第２トレンチの間の領域内に、前記第４領域のうちの前記第１トレンチの下側の領域と前記第２トレンチの下側の領域よりも、前記半導体基板の厚み方向に見た第２導電型不純物の面密度が低い低面密度領域が形成されており、
    オフ状態にある前記絶縁ゲート型スイッチング素子に定格電圧を印加したときに、前記低面密度領域が空乏化し、前記第１トレンチの下側の前記領域の少なくとも一部及び前記第２トレンチの下側の前記領域の少なくとも一部が空乏化せず、前記第１トレンチの下側の前記領域の空乏化しなかった部分と前記第２トレンチの下側の前記領域の空乏化しなかった部分とが前記低面密度領域内の空乏層によって分離される、
    半導体装置。
  2. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に形成されている表面電極と、
    前記半導体基板の裏面に形成されている裏面電極、
    を有し、
    前記半導体基板が、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型スイッチング素子が形成されている素子領域と、前記素子領域に隣接する外周領域、
    を有しており、
    前記絶縁ゲート型スイッチング素子が、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記表面電極に接続されており、前記第１領域に接している第２導電型の第２領域と、
    前記第２領域の下側に形成されており、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記第２領域に接しているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第２領域に対向しているゲート電極、
    を有しており、
    前記外周領域内の前記半導体基板の前記表面に、第１トレンチと、前記第１トレンチから間隔を隔てて配置されている第２トレンチが形成されており、
    前記第１トレンチと前記第２トレンチ内に、絶縁膜が形成されており、
    前記第１トレンチの底面から前記第２トレンチの底面に跨って延びる第２導電型の第４領域が形成されており、
    前記第４領域の下側に、前記第３領域から連続する第１導電型の第５領域が形成されており、
    前記第４領域が、ＢとＡｌを含有しており、
    前記第１トレンチの下側に位置する前記第４領域では、前記第１トレンチの底面から離れるにしたがって、Ａｌに対するＢの濃度比率が上昇し、
    前記第２トレンチの下側に位置する前記第４領域では、前記第２トレンチの底面から離れるにしたがって、Ａｌに対するＢの濃度比率が上昇する、
    半導体装置。
JP2013269268A 2013-12-26 2013-12-26 半導体装置 Expired - Fee Related JP6208579B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013269268A JP6208579B2 (ja) 2013-12-26 2013-12-26 半導体装置
US15/107,132 US9853141B2 (en) 2013-12-26 2014-08-04 Semiconductor device with front and rear surface electrodes on a substrate having element and circumferential regions, an insulating gate type switching element in the element region being configured to switch between the front and rear surface electrodes
KR1020167020238A KR101840961B1 (ko) 2013-12-26 2014-08-04 반도체 장치
CN201480071339.9A CN105849910B (zh) 2013-12-26 2014-08-04 半导体装置
DE112014006011.9T DE112014006011B4 (de) 2013-12-26 2014-08-04 Halbleitervorrichtungen
PCT/JP2014/070522 WO2015098169A1 (ja) 2013-12-26 2014-08-04 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013269268A JP6208579B2 (ja) 2013-12-26 2013-12-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2015126087A JP2015126087A (ja) 2015-07-06
JP6208579B2 true JP6208579B2 (ja) 2017-10-04

Family

ID=53478059

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013269268A Expired - Fee Related JP6208579B2 (ja) 2013-12-26 2013-12-26 半導体装置

Country Status (6)

Country Link
US (1) US9853141B2 (ja)
JP (1) JP6208579B2 (ja)
KR (1) KR101840961B1 (ja)
CN (1) CN105849910B (ja)
DE (1) DE112014006011B4 (ja)
WO (1) WO2015098169A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6573107B2 (ja) * 2015-08-12 2019-09-11 サンケン電気株式会社 半導体装置
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6946824B2 (ja) * 2017-07-28 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109346467A (zh) * 2018-08-17 2019-02-15 矽力杰半导体技术(杭州)有限公司 半导体结构、驱动芯片和半导体结构的制造方法
DE112021002612T5 (de) 2021-01-25 2023-03-16 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN112928156B (zh) * 2021-04-07 2022-04-12 四川大学 一种浮空p柱的逆导型槽栅超结IGBT
KR102407121B1 (ko) * 2022-03-30 2022-06-10 (주) 트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP3692063B2 (ja) * 2001-03-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
EP1671374B1 (en) * 2003-10-08 2018-05-09 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4538211B2 (ja) * 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
KR100545866B1 (ko) * 2004-04-27 2006-01-24 삼성전자주식회사 커패시터 및 그 제조 방법
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4488935B2 (ja) * 2005-03-11 2010-06-23 関西電力株式会社 高耐圧半導体装置
DE102006036347B4 (de) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
JP4915221B2 (ja) 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
JP5233158B2 (ja) * 2007-04-25 2013-07-10 富士電機株式会社 炭化珪素半導体装置
CN102318045B (zh) * 2008-02-14 2014-08-06 马克斯半导体股份有限公司 改良式击穿电压的边缘端点
JP5206248B2 (ja) * 2008-09-04 2013-06-12 トヨタ自動車株式会社 半導体装置
JP5353190B2 (ja) 2008-11-04 2013-11-27 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE112014006011B4 (de) 2018-03-08
WO2015098169A1 (ja) 2015-07-02
DE112014006011T5 (de) 2016-09-15
KR101840961B1 (ko) 2018-03-21
US20170040446A1 (en) 2017-02-09
KR20160102063A (ko) 2016-08-26
CN105849910A (zh) 2016-08-10
JP2015126087A (ja) 2015-07-06
US9853141B2 (en) 2017-12-26
CN105849910B (zh) 2019-03-01

Similar Documents

Publication Publication Date Title
JP6208579B2 (ja) 半導体装置
JP6266166B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6219704B2 (ja) 半導体装置
JP6169966B2 (ja) 半導体装置及び半導体装置の製造方法
JP5787853B2 (ja) 電力用半導体装置
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
US9082815B2 (en) Semiconductor device having carrier extraction in electric field alleviating layer
JP5136578B2 (ja) 半導体装置
JP6415749B2 (ja) 炭化珪素半導体装置
JP5701913B2 (ja) 半導体装置
JP6214680B2 (ja) 炭化珪素半導体装置
JP6266975B2 (ja) 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP5510404B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP2016025177A (ja) スイッチング素子
JP5165995B2 (ja) 半導体装置及びその製造方法
JP5182376B2 (ja) 半導体装置
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
JP2014130896A (ja) 半導体装置
JP7354868B2 (ja) スイッチング素子
JP7142606B2 (ja) 半導体装置
JP2020043309A (ja) 半導体装置
JP2011066171A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170907

R151 Written notification of patent or utility model registration

Ref document number: 6208579

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees