JP2006108346A - チップ型半導体素子とその製造方法 - Google Patents

Abstract

【課題】電気特性としてリーク電流が増大する事のないチップ型半導体素子と、工数が削減できて煩雑でなくて、汚染源と成り得るＰｔやＡｕ等の重金属を工程から排除して隔離管理の必要が無いチップ型半導体素子の製造方法を提供する事。
【解決手段】高濃度Ｎ型層１とＮ型エピタキシャル層２と高濃度Ｐ型半導体層３と相対結晶欠陥量の分布４と電極６と裏面メタル７を備え、スイッチング動作をさせた際に相対結晶欠陥量の分布４のピークが、高濃度Ｐ型半導体層３とＮ型エピタキシャル層２の接合面より高濃度Ｎ型層１側に離れた深さに位置することにより、結晶欠陥のキャリアライフタイムキラーとしての働きの速さを適切に制御することが出来るのでチップ型半導体素子の組み込まれる回路の誘導負荷成分に基づくリンギング現象を抑制する事が出来る。
【選択図】図１

Description

本発明はスイッチング用途に用いられるチップ型半導体素子に関する。

従来のチップ型半導体素子の製造方法としては、少なくとも一つのＰＮ接合を有する半導体基板を形成する工程と、半導体基板の主面上にキャリアライフタイムキラーとしての重金属の拡散を調整することができる拡散調整用膜を形成する工程と、半導体基板の主面上に形成された拡散調整用膜の上に該拡散調整用膜を介してライフタイムキラーとして機能する重金属を含む膜を形成する工程と、電気制御可能な放射源から放射された光又は電磁波を重金属を含む膜に投射して熱処理を施す事により拡散調整用膜を介して重金属を半導体基板内に拡散させる工程とから成るものが有った（例えば、特許文献１参照）。

上述のチップ型半導体素子の製造方法は、例えばファースト・リカバリー・ダイオード（ＦＲＤ）の逆回復時間（ｔｒｒ）を短縮する目的でキャリアライフタイムキラーとして作用させる為の重金属を半導体基板内に選択的に拡散させるもので、図３は、前記特許文献１に記載された従来のチップ型半導体装置の製造方法を示すものである。

図３において、１０１は半導体基板、１０２はＮ型半導体層、１０３は高濃度のＮ型半導体層、１０６は高濃度のＰ型半導体層、１０７は絶縁皮膜、１０９はＰＮ接合面、１１０は拡散調整用膜、１１１は重金属を含む膜、１１２はランプ、１１２ａは電源、１１２ｂは制御装置、１１３は赤外線、１１４は重金属拡散領域を各々示している。

元来、例えば重金属であるＰｔやＡｕは半導体であるシリコンに対しての拡散係数が大きいために短時間の熱処理によって半導体基板の厚み方向の全体にほぼ均一な濃度で拡散されてしまい、特定の領域にのみ選択的に分布させることが困難であった。

この種の問題に対するチップ型半導体装置の製造方法として、高濃度のＮ型半導体層１０３の上層にＮ型半導体層１０２が形成され、該Ｎ型半導体層１０２の上部に高濃度のＰ型半導体層１０６が形成された半導体基板１０１の主面に拡散調整用膜１１０を形成し、該拡散調整用膜１１０の上部にＰｔやＡｕ等の重金属を含む膜１１１を成膜し、半導体基板１０１の主面上方より、電源１１２ａから電源供給を受けた制御装置１１２ｂに繋げられたランプ１１２から、赤外線１１３を投射した熱処理によってＰｔやＡｕなどの重金属が拡散調整用膜１１０を介して半導体基板１０１内部に選択的に拡散され、重金属拡散領域１１４を得る製造方法が有った。
特開２００４−６６６４号公報

しかしながら、前記従来の製造方法では、半導体基板内に重金属拡散領域を選択的に得るために半導体基板の主面に拡散調整用膜を形成し、更にその上部に重金属を含む膜を成膜する必要が有る事や、必要とする重金属拡散領域の形態によっては、拡散調整用膜にパターニングや膜厚の変化を施す必要が有るので工数が掛り煩雑な工程となるという課題を有していた。

また、他の拡散工程にとっては汚染源と成るＰｔやＡｕ等の重金属を工程に持ち込む事になるので、ＰｔやＡｕ等の重金属は厳格な隔離管理を要するという課題も有していた。

更に、ＰｔやＡｕ等の重金属を半導体基板内に拡散させるとチップ型半導体装置の電気特性としてリーク電流が増大するという課題も有していた。

本発明は、前記従来の課題を解決するもので、電気特性としてリーク電流が増大する事のないチップ型半導体装置と工数が削減できて煩雑でなくて、汚染源であるＰｔやＡｕ等の重金属を工程から排除して隔離管理の必要が無いチップ型半導体装置の製造方法を提供することを目的とする。

前記従来の課題を解決するために、本発明のチップ型半導体素子は、半導体基板の高濃度第一導電型層の上層に半導体基板の第一導電型エピタキシャル層を有し、該半導体基板の第一導電型エピタキシャル層の表面から層内へ延在した高濃度第二導電型半導体層を有し、半導体基板の第一主面を占める第一導電型エピタキシャル層の表面領域と高濃度第二導電型半導体層の表面領域とを該高濃度第二導電型半導体層の表面領域の中央部に窓開けされた絶縁皮膜が覆って形成され、絶縁皮膜で覆われない高濃度第二導電型半導体層の表面から絶縁皮膜の表面周辺へ延在した電極を有し、半導体基板の第二主面を占める半導体基板の高濃度第一導電型層の表面上に裏面メタルを有し、半導体基板の第一主面と第二主面との間に、該第一と第二の主面に対して垂直方向に存在密度の分布をもった結晶欠陥を有する。

本構成によって、チップ型半導体素子としてスイッチング動作させた際に、半導体基板内の結晶欠陥がキャリアライフタイムキラーとして働き、重金属を含まないのでリーク電流が増大することもない。また、結晶欠陥の存在密度に適度な分布を持たせているので、結晶欠陥のキャリアライフタイムキラーとしての働きの速さを適切に制御することができるのでソフトリカバリーなスイッチングの動作特性とすることが出来る。

以上のように、本発明のチップ型半導体素子によれば、リーク電流の増大もなく、結晶欠陥のキャリアライフタイムキラーとしての働きの速さを適切に制御することができるのでチップ型半導体素子の組み込まれる回路の誘導負荷成分に基づくリンギング現象を抑制することが出来る。

以下本発明の実施の形態について、図面を参照しながら説明する。

下記の実施の形態においては、第一導電型半導体をＮ型半導体とし、第二導電型半導体をＰ型半導体として説明する。

図１は、本発明の実施の形態におけるチップ型半導体素子の断面図で、図２はチップ型半導体素子の製造過程を示す断面図である。

図１、図２において、１は半導体基板の高濃度Ｎ型層、２は半導体基板のＮ型エピタキシャル層、３は高濃度のＰ型半導体層、４は相対結晶欠陥量の分布、５は絶縁皮膜、５ａは高濃度Ｐ型半導体層拡散窓、６は電極、７は裏面メタル、８は電子線、９は遮蔽マスク、９ａは電子線照射窓を各々示している。

図１に於いて、半導体基板の高濃度Ｎ型層１の上層に半導体基板のＮ型エピタキシャル層２を有し、該半導体基板のＮ型エピタキシャル層２の表面から層内へ延在した高濃度Ｐ型半導体層３を有し、半導体基板の第一主面を占めるＮ型エピタキシャル層２の表面領域と高濃度Ｐ型半導体層３の表面領域とを該高濃度Ｐ型半導体層３の表面領域の中央部に窓開けされた絶縁皮膜５が覆って形成され、絶縁皮膜５で覆われない高濃度Ｐ型半導体層３の表面から絶縁皮膜５の表面周辺へ延在した電極６を有し、半導体基板の第二主面を占める半導体基板の高濃度Ｎ型層１の表面上に裏面メタル７を有し、半導体基板の深さ方向である半導体基板の第一主面と第二主面との間に存在密度の分布をもった結晶欠陥４を有し、該結晶欠陥４の存在密度の分布ピークは、高濃度Ｐ型半導体層３と半導体基板のＮ型エピタキシャル層２との接合面よりも半導体基板の第二主面側に離れた深さに位置しているチップ型半導体装置である。

かかる構成によれば、チップ型半導体装置としてスイッチング動作させた際に、半導体基板内に分布する結晶欠陥がキャリアを捕獲するキャリアライフタイムキラーとして働き、逆回復時間（以下ｔｒｒと称する）を短縮でき且つ、リーク電流の増大を招く事も無い。

また、相対結晶欠陥量の分布４のピークが高濃度Ｐ型半導体層３と半導体基板のＮ型エピタキシャル層２との接合面よりも半導体基板の第二主面側に位置する事によってＮ型エピタキシャル層２の半導体基板第二主面側から高濃度Ｐ型層３に向かって相対結晶欠陥が減少する事となるので逆バイアス印加時の蓄積電荷の減少の速さを適切に制御してｔｒｒをソフトリカバリーな動作としてチップ型半導体素子の組み込まれる回路の誘導負荷成分に基づくリンギング現象を抑制する効果を有する。

図２の（Ａ）〜（Ｄ）に於いては、本発明の製造過程の順に各過程の断面図を示しており、図２の（Ａ）は、半導体ウェハー断面の一部を示しており、半導体基板の高濃度Ｎ型層１の上層にエピタキシャル成長させた半導体基板のＮ型エピタキシャル層２を有している。

図２の（Ｂ）は、高濃度のＰ型半導体層形成工程終了時点の断面を示しており、半導体基板のＮ型エピタキシャル層２の表面に熱酸化法によって絶縁皮膜５である酸化皮膜を形成し、絶縁皮膜５の中央部をフォトリソグラフィーにて選択的にエッチング除去して高濃度Ｐ型半導体層拡散窓５ａとして窓開けして半導体基板のＮ型エピタキシャル層２の表面を露出させ、半導体基板のＮ型エピタキシャル層２の露出面上にＰ型のドーパントを含む層を形成し、Ｐ型のドーパントを熱拡散法にてドライブ拡散して高濃度Ｐ型半導体層３を形成する。

図２の（Ｃ）は、電極形成工程終了時点の断面を示しており、高濃度Ｐ型半導体層３の露出面から絶縁皮膜５の表面周辺へ延在したＡｌやＡｇ等から成る電極を蒸着法又はめっき法によって形成し、半導体基板の高濃度Ｎ型層１の表面が占める半導体基板の第二主面を研削研磨して半導体基板を所望の板厚とした後に、半導体基板の第二主面上に裏面メタル７を蒸着法にて形成する。

図２の（Ｄ）は、電子線照射工程を示しており、図２の（Ｃ）の電極形成工程終了時点で得られる中間生成物の半導体基板の第二主面側より５００ｋｅＶ〜８００ｋｅＶの加速電圧で加速した電子線８を照射する。

かかる製造方法によれば、最後の工程である電子線照射工程のみで電子線の加速電圧をコントロールする事によりキャリアライフタイムキラーである結晶欠陥の所望の分布を得る事ができるので大幅な工程簡略に成り、更に工程の汚染源であるＰｔやＡｕ等の重金属を持ち込まないので、該重金属を厳格に隔離管理する事も不要と成る。

尚、電子線照射工程として、図２の（Ｄ）の代りに、図２の（Ｅ）に示す様に図２の（Ｃ）の電極形成工程終了時点で得られる中間生成物の半導体基板の第二主面側より、電子線の透過に対して遮蔽効果に優れる金属、例えばＦｅ、Ｎｉ等から成る合金もしくはＰｂより成り電子線照射窓９ａや板厚を変化させた遮蔽マスク９を介して電子線８を照射しても良い。これによれば、第一と第二の半導体基板主面に対して平行方向にキャリアライフタイムキラーである結晶欠陥の分布を持たせる事ができる。

スイッチング用半導体素子として有用であり、特に高速動作型に適している。

本発明の実施の形態におけるチップ型半導体装置の断面図 本発明の実施の形態におけるチップ型半導体装置の製造過程を示す断面図 従来のチップ型半導体装置の製造方法を示す図

符号の説明

１ 半導体基板の高濃度Ｎ型層
２ 半導体基板のＮ型エピタキシャル層
３ 高濃度Ｐ型半導体層
４ 相対結晶欠陥量の分布
５、１０７ 絶縁皮膜
５ａ 高濃度Ｐ型半導体層拡散窓
６ 電極
７ 裏面メタル
８ 電子線
９ 遮蔽マスク
９ａ 電子線照射窓
１０１ 半導体基板
１０２ Ｎ型層
１０３ 高濃度Ｎ型層
１０６ 高濃度Ｐ型層
１０９ ＰＮ接合面
１１０ 拡散調整用膜
１１１ 重金属を含む膜
１１２ ランプ
１１２ａ 電源
１１２ｂ 制御装置
１１３ 赤外線
１１４ 重金属拡散領域

Claims (5)

1. 半導体基板の高濃度第一導電型層の上層に半導体基板の第一導電型エピタキシャル層を有し、
   該半導体基板の前記第一導電型エピタキシャル層の表面から層内へ延在した高濃度第二導電型半導体層を有し、
   前記半導体基板の第一主面を占める前記第一導電型エピタキシャル層の表面領域と前記高濃度第二導電型半導体層の表面領域とを該高濃度第二導電型半導体層の表面領域の中央部に窓開けされた絶縁皮膜が覆って形成され、
   前記絶縁皮膜で覆われない前記高濃度第二導電型半導体層の表面から前記絶縁皮膜の表面周辺へ延在した電極を有し、
   前記半導体基板の第二主面を占める半導体基板の高濃度第一導電型層の表面上に裏面メタルを有し、
   前記半導体基板の前記第一主面と前記第二主面との間に、該第一と第二の主面に対して垂直方向に存在密度の分布をもった結晶欠陥を有する事を特徴とするチップ型半導体素子。
2. 前記結晶欠陥の存在密度分布のピークが前記高濃度第二導電型半導体層と前記半導体基板の第一導電型エピタキシャル層との接合面よりも前記半導体基板の第二主面側に離れた深さに位置する事を特徴とする請求項１に記載のチップ型半導体素子。
3. 高濃度第一導電型層の上層に第一導電型エピタキシャル層を有する半導体基板の第一導電型エピタキシャル層の表面に熱酸化法によって絶縁皮膜である酸化皮膜を形成し、
   前記絶縁皮膜の中央部をフォトリソグラフィーにて選択的にエッチング除去して窓開けする事により前記半導体基板の第一導電型エピタキシャル層の表面を露出させ、
   該露出させた半導体基板の第一導電型エピタキシャル層の表面上に第二導電型のドーパントを含む層を形成し、
   前記第二導電型のドーパントを熱拡散法にてドライブ拡散して高濃度第二導電型半導体層を形成する高濃度第二導電型半導体層形成工程と、
   前記高濃度第二導電型半導体層の露出面から前記絶縁皮膜の表面周辺へ延在した電極を蒸着法または、めっき法にて形成し、
   前記半導体基板の高濃度第一導電型層の表面が占める前記半導体基板の第二主面を研削研磨して該半導体基板を厚み調整し、
   前記半導体基板の第二主面上に裏面メタルを蒸着法にて形成する電極形成工程と、
   前記半導体基板の第二主面側より５００ｋｅＶないし８００ｋｅＶの加速電圧で加速した電子線を照射する電子線照射工程とから成る事を特徴とするチップ型半導体素子の製造方法。
4. 前記電子線照射工程で前記半導体基板の第二主面側より、窓開けされた遮蔽マスクを介して電子線を照射する事を特徴とする請求項３に記載のチップ型半導体素子の製造方法。
5. 前記電子線照射工程で前記半導体基板の第二主面側より、厚みに変化をもたせた遮蔽マスクを介して電子線を照射する事を特徴とする請求項３または４に記載のチップ型半導体素子の製造方法。

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