JP2003224134A - pn接合ダイオードの製造方法及びpn接合ダイオード - Google Patents
pn接合ダイオードの製造方法及びpn接合ダイオードInfo
- Publication number
- JP2003224134A JP2003224134A JP2002023676A JP2002023676A JP2003224134A JP 2003224134 A JP2003224134 A JP 2003224134A JP 2002023676 A JP2002023676 A JP 2002023676A JP 2002023676 A JP2002023676 A JP 2002023676A JP 2003224134 A JP2003224134 A JP 2003224134A
- Authority
- JP
- Japan
- Prior art keywords
- width
- region
- defect
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000007547 defect Effects 0.000 claims abstract description 147
- 150000002500 ions Chemical class 0.000 claims abstract description 71
- 238000009826 distribution Methods 0.000 claims abstract description 64
- 239000013078 crystal Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 claims description 39
- 239000010409 thin film Substances 0.000 claims description 30
- 239000006096 absorbing agent Substances 0.000 claims description 26
- 230000002950 deficient Effects 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 11
- 229910052734 helium Inorganic materials 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 4
- -1 helium ions Chemical class 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/912—Displacing pn junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
n接合ダイオードを提供する。 【解決手段】 カソード層に欠陥領域を形成するpn接
合ダイオードの製造方法において、n型のカソード層を
有する半導体ウエハを準備する工程と、カソード層上に
p型のアノード層を形成し、カソード層とアノード層と
の界面をpn接合面とする工程と、アノード層にイオン
を注入し、pn接合面近傍のアノード層に欠陥領域を形
成する欠陥領域形成工程とを含み、欠陥領域形成工程
が、平均投影飛程Rpが互いに異なるイオンを同時に注
入して、第1注入領域と第2注入領域とを隣接するよう
に交互に形成し、第1注入領域と第2注入領域とに形成
された結晶欠陥の濃度分布を一部において重ねて、略一
定の膜厚の欠陥領域を形成する工程を含む。
Description
ドの製造方法及びその構造に関し、特に、順電圧降下
(VF)の素子間におけるばらつきを低減したpn接合
ダイオードの製造方法及びその構造に関する。
のpn接合ダイオードの断面図であり、例えば、トラン
ジスタ等と共に、スイッチング素子として使用される。
pn接合トランジスタ200は、n+カソード層1、n
−カソード層2、p−アノード層3の積層構造を有す
る。n−カソード層2とp−アノード層3との接合面
が、pn接合面4となっている。各層は、シリコンから
形成される。p−アノード層3の上面には、アノード電
極5が形成され、一方、n+カソード層1の裏面には、
カソード電極6が形成されている。各電極は、アルミニ
ウムからなる。
は、欠陥領域7が設けられている。欠陥領域7は、アノ
ード電極5、カソード電極6を形成した後に、アノード
電極5側からプロトンやヘリウムイオンをイオン照射法
で注入した後に、アニールを行い形成する。イオン照射
は、アルミニウムからなるアブソーバ8を通して行われ
る。注入された元素は、アニール中に、n−カソード層
2から抜け、結晶欠陥からなる欠陥領域7が形成され
る。欠陥領域7の半値幅Tは、約10μmである。
キャリア濃度及び結晶欠陥濃度のプロファイルである。
図10中、横軸は、pn接合ダイオード200の縦方向
の位置を示し、左側がアノード電極5側、右側がカソー
ド電極6側である。また、縦軸は、p型不純物、n型不
純物、及び結晶欠陥の濃度を示す。図10中、pはp
型、n型不純物の濃度分布であり、qは結晶欠陥の濃度
分布である。また、Iはp−アノード層3、IIはn−カ
ソード層2、IIIはn+カソード層1を示す。図10に
示すように、pn接合面近傍のn−カソード層(II)中
に、半値幅がTとなるように、結晶欠陥領域が設けられ
ている。
ラーとして働き、pn接合面4を通って、p−アノード
層3からn−カソード層2に入り込む、少数キャリアで
ある正孔と結合し、これを消滅させる。これにより、p
n接合ダイオード200では、サージ電圧による素子破
壊を防止し、高速スイッチングが可能となる。
ード200は、例えば直径5インチのウエハの状態で形
成され、完成後に各ダイオードに分割されるが、pn接
合ダイオード200の順電圧降下(VF)が、ウエハ内
でばらつくという問題があった。ばらつきの原因につい
て発明者らが検討した結果、欠陥領域7の結晶欠陥濃度
のウエハ内でのばらつきに起因し、順電圧降下(VF)
がウエハ内でばらつくことが分かった。これに対して、
欠陥領域7の半値幅を広げて、欠陥の数を実質的に変え
ることなくピーク濃度を低くすることにより、欠陥濃度
のウエハ内でのばらつきが小さくできることを見出し
た。
には、飛程の異なる条件で複数回のイオン照射を行うこ
とが必要となり、製造工程が多くなり、製造コストが増
大するという問題があった。
なく欠陥領域の半値幅を広げたpn接合ダイオードの製
造方法及びその構造を提供することを目的とする。
欠陥領域を形成するpn接合ダイオードの製造方法であ
って、n型のカソード層を有する半導体ウエハを準備す
る準備工程と、該カソード層上にp型のアノード層を形
成し、該カソード層と該アノード層との界面をpn接合
面とするアノード層形成工程と、該半導体ウエハの裏面
にカソード電極を形成し、該アノード層の上面にアノー
ド電極を形成する電極形成工程と、該アノード層にイオ
ンを注入し、該pn接合面近傍の該アノード層に欠陥領
域を形成する欠陥領域形成工程とを含み、該欠陥領域形
成工程が、平均投影飛程Rpが互いに異なる該イオンを
同時に注入して、第1注入領域と第2注入領域とを隣接
するように交互に形成し、該第1注入領域と該第2注入
領域とに形成された結晶欠陥の濃度分布を一部において
重ねて、略一定の膜厚の欠陥領域を形成する工程を含む
ことを特徴とするpn接合ダイオードの製造方法であ
る。かかるpn接合ダイオードの製造方法では、一定の
平均投影飛程Rpでイオンを注入して形成した欠陥領域
より、欠陥濃度分布のピーク濃度が低く半値幅の大き
い、一定膜厚の欠陥領域が、1回のイオン注入工程で形
成できる。このため、順電圧降下(VF)のばらつきの
小さいpn接合ダイオードの製造工程の簡略化、製造コ
ストの低減が可能となる。
の厚膜領域と幅bの薄膜領域とが交互に形成されたアブ
ソーバであって、該薄膜領域を通過した上記イオンの平
均投影飛程Rpが、Rp≧a−bの関係を満たすように
幅aと幅bが選択されたアブソーバを介して上記イオン
を注入する工程であることを特徴とする製造方法であっ
ても良い。かかるアブソーバを用いることにより、1回
のイオン注入工程で、欠陥濃度分布のピーク濃度が低く
半値幅の大きい欠陥領域の形成が可能となる。
膜領域と幅bの薄膜領域とが交互に形成されたアノード
電極であって、該薄膜領域を通過した上記イオンの平均
投影飛程Rpが、Rp≧a−bの関係を満たすように幅
aと幅bが選択されたアノード電極を形成する工程を含
み、上記欠陥領域形成工程が、該アノード電極を介して
該イオンを注入する工程であることを特徴とする製造方
法であっても良い。かかるアノード電極を用いることに
より、1回のイオン注入工程で、欠陥濃度分布のピーク
濃度が低く半値幅の大きい欠陥領域の形成が可能とな
る。
が略平行に設けられたストライプ状の領域からなること
が好ましい。かかるアノード電極を用いることにより、
欠陥領域の形成が容易に行える。
ックス状に配置された、上面が一辺aの略正方形の領域
からなることが好ましい。かかるアノード電極を用いる
ことにより、欠陥領域の形成が容易に行える。
後に、該アノード層上に、幅aの絶縁層が、幅bの間隔
を隔てて形成された絶縁領域であって、該絶縁層を通ら
ない上記イオンの平均投影飛程Rpが、Rp≧a−bの
関係を満たすように幅aと幅bが選択された絶縁領域を
形成する工程を含み、上記欠陥領域形成工程が、該絶縁
領域を介して該イオンを注入する工程であることを特徴
とする製造方法であっても良い。かかる絶縁層を用いる
ことにより、1回のイオン注入工程で、欠陥濃度分布の
ピーク濃度が低く半値幅の大きい欠陥領域の形成が可能
となる。
れたストライプ状の領域からなることが好ましい。かか
る絶縁層を用いることにより、欠陥領域の形成が容易に
行える。
ックス状に配置された、上面が一辺aの略正方形の領域
からなることが好ましい。かかる絶縁層を用いることに
より、欠陥領域の形成が容易に行える。
アノード層の表面に、幅aの間隔を隔てて幅bの凹部が
形成されたアノード層であって、該凹部を通る上記イオ
ンの平均投影飛程Rpが、Rp≧a−bの関係を満たす
ように幅aと幅bが選択されたアノード層を形成する工
程を含み、上記欠陥領域形成工程が、該アノード層の該
表面を通して該イオンを注入する工程であることを特徴
とする製造方法でもある。かかるアノード層を用いるこ
とにより、1回のイオン注入工程で、欠陥濃度分布のピ
ーク濃度が低く半値幅の大きい欠陥領域の形成が可能と
なる。
たストライプ状の溝部であっても良い。かかるアノード
層を用いることにより、欠陥領域の形成が容易に行え
る。
リックス状に形成された、開口部が一辺aの略正方形の
凹部であっても良い。かかるアノード層を用いることに
より、欠陥領域の形成が容易に行える。
ムイオンから選択されるイオンを、1回のイオン照射で
上記カソード層に注入する工程を含むことが好ましい。
かかるイオンを用いることにより、欠陥領域の形成が容
易に行える。
有するpn接合ダイオードであって、n型のカソード層
を有する半導体ウエハと、該カソード層上に形成され、
該カソード層との界面がpn接合面となるp型のアノー
ド層と、該半導体ウエハの裏面に形成されたカソード電
極と、該アノード層の上面に形成されたアノード電極
と、該pn接合面近傍の該アノード層に、イオンを注入
して形成された略一定の膜厚の欠陥領域とを含み、該欠
陥領域が、略一定の平均投影飛程Rpでイオンを注入し
て形成した欠陥領域より、欠陥濃度の半値幅が大きい領
域であることを特徴とするpn接合ダイオードである。
かかるpn接合ダイオードでは、サージ電圧による素子
破壊を防止し、高速スイッチングが可能となる。また、
順電圧降下VFのばらつきの小さいpn接合ダイオード
を提供できる。
程Rpが互いに異なる第1注入領域と第2注入領域とを
隣接するように交互に形成して、該第1注入領域と該第
2注入領域との欠陥濃度分布を一部において重ね、欠陥
濃度の半値幅を略一定とした欠陥領域からなることを特
徴とするpn接合ダイオードであることが好ましい。か
かるpn接合ダイオードでは、順電圧降下VFのばらつ
きの小さいpn接合ダイオードを安価に提供できる。
bの薄膜領域とが交互に形成されたアノード電極であっ
て、該薄膜領域を通過する上記イオンの平均投影飛程R
pが、Rp≧a−bの関係を満たすように幅aと幅bが
選択されたアノード電極からなることが好ましい。かか
るpn接合ダイオードでは、順電圧降下VFのばらつき
の小さいpn接合ダイオードを安価に提供できる。
bの間隔を隔てて形成された絶縁領域であって、該絶縁
層を通らない上記イオンの平均投影飛程Rpが、Rp≧
a−bの関係を満たすように幅aと幅bが選択された絶
縁領域が形成されたことが好ましい。かかるpn接合ダ
イオードでは、順電圧降下VFのばらつきの小さいpn
接合ダイオードを安価に提供できる。
bの凹部が上記pn接合面に形成されたアノード層であ
って、該凹部を通る上記イオンの平均投影飛程Rpが、
Rp≧a−bの関係を満たすように幅aと幅bが選択さ
れたアノード層であることが好ましい。かかるpn接合
ダイオードでは、順電圧降下VFのばらつきの小さいp
n接合ダイオードを安価に提供できる。
形態にかかる、全体が100で表されるpn接合ダイオ
ードの断面図である。図1中、図9と同一符号は、同一
又は相当箇所を示す。また、図1には、pn接合ダイオ
ード100の作製に使用するアブソーバ18も併せて示
す。
100は、n+カソード層1、n−カソード層2、p−
アノード層3の積層構造を有し、n−カソード層2とp
−アノード層3との接合面がpn接合面4となってい
る。各層は、シリコンから形成される。p−アノード層
3の上には、アノード電極5が形成され、一方、n+カ
ソード層1の上には、カソード電極6が形成されてい
る。各電極は、例えばアルミニウムから形成される。
は、欠陥領域7が設けられている。従来構造のpn接合
ダイオード200に比較して、欠陥領域7の欠陥濃度の
ピーク値は低くなり、一方、半値幅Wは広くなってい
る。欠陥領域7に含まれる欠陥の総数は、pn接合ダイ
オード200と実質的に同じになっている。半値幅W
は、約15〜20μm程度となり、従来の半値幅Tの約
10μmの、1.5〜2倍程度となっている。
ード層2のpn接合面4近傍に欠陥領域7を設けること
により、欠陥領域7がライフタイムキラーとして働く。
これにより、pn接合面4を通って、p−アノード層3
からn−カソード層2に入り込む少数キャリア(正孔)
と結合してこれを消滅させ、サージ電圧による素子破壊
を防止し、また、高速スイッチングを可能とする。この
ように、pn接合ダイオードでは、従来構造に比較し
て、欠陥領域7が、ピーク濃度が低くかつ半値幅の大き
な濃度分布となるため、ウエハ内における欠陥濃度のば
らつきが小さくなる。このため、ウエハ上に形成された
複数のpn接合ダイオード間における順電圧降下VFの
ばらつきを低減できる。
法について、簡単に説明する。かかる製造方法は、以下
に示す工程1〜5を含む。
層2からなるシリコンウエハを準備する。シリコンウエ
ハは、例えば直径が5インチとする。
−カソード層2の上にp−アノード層3を形成する。n
−カソード層2とp−アノード層3との界面が、pn接
合面4となる。
ド電極5を形成し、n+カソード層1の上に、カソード
電極6を形成する。各電極は例えばアルミニウムからな
り、蒸着法を用いて形成する。
速器を用いて、n−カソード層2へのイオン照射を行
う。照射するイオンは、例えばプロトンやヘリウムイオ
ンのような軽イオンとする。イオン照射は、アノード電
極5側から、アブソーバ18を介して行う。イオン照射
後にアニールを行うことにより、注入された元素がn−
カソード層2から抜け、結晶欠陥からなる欠陥領域7が
形成される。
は上面図、(b)は断面図を示す。アブソーバ18は、
例えばアルミニウムやシリコンからなり、膜厚の厚い厚
膜領域19と膜厚の薄い薄膜領域20が交互に配置され
たストライプ構造となっている。かかるストライプ構造
は、膜厚の均一な板をストライプ状に削って形成しても
良い。また、膜厚の均一な板上に、ストライプ状の板を
固定して形成しても良い。
の厚膜領域19の幅をa、薄膜領域20の幅をbとし、
また、アブソーバ18の薄膜領域20を介して照射され
るイオンの平均投影飛程をRpとすると、Rp≧a−b
(式
1)となるように、a、bを設定する。具体的には、a
は20μm、bは10μmとし、Rpは約20μmとな
る。なお、平均投影飛程をRpは、アノード層等の半導
体層中における、注入イオンの平均飛程をいう。
ャリア濃度及び結晶欠陥濃度のプロファイルを示す。図
3中、横軸は、pn接合ダイオード100の縦方向の位
置を示し、左側がアノード電極5側、右側がカソード電
極6側である。また、縦軸は、p型不純物、n型不純
物、及び結晶欠陥の濃度を示す。図3中、pはp型、n
型不純物の濃度分布であり、qは結晶欠陥の濃度分布で
ある。また、Iはp−アノード層3、IIはn−カソード
層2、IIIはn+カソード層1を示す。
分布であり、q1は、厚膜領域19を通るイオンにより
導入された結晶欠陥の分布を示す。結晶欠陥の半値幅
は、W1である。また、図3(b)は、図1のB−Bに
おける濃度分布であり、q2は、薄膜領域20を通るイ
オンにより導入された結晶欠陥の分布を示す。結晶欠陥
の半値幅は、W2である。q1の濃度分布のピーク位置
は、q2の濃度分布のピーク位置より左側(アノード電
極5側)に位置する。また、q1、q2の濃度分布のピ
ーク濃度は、図10に示す濃度分布qのピーク濃度より
小さくなっている。
オン照射を行った場合に、n−カソード層2に導入され
た結晶欠陥の濃度分布である。アブソーバ18を用いて
n−カソード層2に結晶欠陥を導入すると、q1の濃度
分布を有する結晶欠陥と、q2の濃度分布を有する結晶
欠陥とが、交互に隣接して形成される。ここで、式1の
条件に合うようにアブソーバ18を形成すると、2つの
濃度分布q1、q2は、一部において重なり、最終的に
は、図3(c)に示すような半値幅Wの濃度分布qとな
る。即ち、A−A、B−Bのいずれにおいても、図3
(c)に示すような、半値幅がWの濃度分布qを有し、
かつ、略一定の膜厚の欠陥領域が得られる。具体的に
は、半値幅W1、W2が10μm、半値幅Wが15〜2
0μmとなる。
し、複数のpn接合ダイオード100が得られる。
ような構造のアブソーバ18を用いることにより、1回
のイオン照射だけで、半値幅の広い欠陥領域7の形成が
可能となる。
用いる、他のアブソーバ28の上面図である。図4にお
いて、符号29は厚膜領域、符号30は薄膜領域であ
る。厚膜領域29は、マトリックス状に配置された、上
面の一辺がaの正方形からなる。また、隣接する厚膜領
域29の間隔は、すべてbある。ここで、a、b、及び
薄膜領域30を通るイオンの平均投影飛程の間には、上
述の式1の関係が成立する。具体的には、aは20μ
m、bは10μmとし、Rpは約20μmとなる。
形成した場合も、アブソーバ18を用いた場合と同様
に、厚膜領域29では、図3(a)に示すような濃度分
布q1が得られ、薄膜領域では、図3(b)に示すよう
な濃度分布q2が得られる。この結果、全体では、図3
(c)に示すような、欠陥濃度の半値幅がWで、一定の
膜厚の欠陥領域が形成される。
と同様に、均一な膜厚の板をエッチングして形成しても
良いし、均一な膜厚の板の上に、マトリックス状に正方
形の板を固定して形成しても良い。
かる、全体が110で表されるpn接合ダイオードの断
面図である。図5中、図9と同一符号は、同一又は相当
箇所を示す。
10では、アノード電極15が、略平行に設けられたス
トライプ状の厚膜領域と薄膜領域とからなる。他の部分
の構造は、上述のpn接合ダイオード100と同一であ
る。厚膜領域の幅a、及び薄膜領域の幅bは、薄膜領域
を介して注入されるイオンの平均投影飛程をRpとする
と、a、b、Rpの間に、上述の式1の関係が成立する
ように選択される。
法について簡単に説明する。pn接合ダイオード110
の製造工程では、まず、実施の形態1のpn接合ダイオ
ード100と同様の工程1、2を行う。続いて、工程3
において、上述のような、ストライプ状の厚膜領域と薄
膜領域とを有するアノード電極15を形成する。
5を通して、n−カソード層2中にプロトン等が注入さ
れ、欠陥領域が形成される。アノード電極15の厚膜領
域を通るイオンにより導入された結晶欠陥の濃度分布
(図5のA−Aにおける欠陥濃度分布)は、図3(a)
のようになる。また、アノード電極15の薄膜領域を通
るイオンにより導入された結晶欠陥の濃度分布(図5の
B−Bにおける欠陥濃度分布)は、図3(b)のように
なる。従って、最終的な欠陥領域の欠陥濃度の分布は、
実施の形態1と同様に、図3の(a)の分布と(b)の
分布とが重なって形成されるため、図3(c)のよう
な、半値幅がWで、略一定膜厚の欠陥領域となる。
合ダイオード110を得ることができる。
ブソーバ28のように、薄膜領域中に、一辺aの略正方
形の上面を有する厚膜領域を、間隔bでマトリックス状
に配置した形状でも良い。
合ダイオード110では、サージ電圧による素子破壊を
防止し、高速スイッチングが可能となるとともに、ウエ
ハ上に形成された複数のpn接合ダイオード間における
順電圧降下VFのばらつきを低減できる。
は、一定の平均投影飛程Rpでイオンを注入して形成し
た欠陥領域より、欠陥濃度分布のピーク濃度が低く半値
幅の大きい欠陥領域が、1回のイオン注入工程で形成で
きる。このため製造工程の簡略化、製造コストの低減が
可能となる。
かる、全体が120で表されるpn接合ダイオードの断
面図である。図6中、図9と同一符号は、同一又は相当
箇所を示す。
20では、p−アノード層3上に、ストライプ状の絶縁
層9が、略平行に設けられている。絶縁層9は、例えば
酸化シリコンや窒化シリコンから形成される。絶縁層9
の幅a、及び絶縁層9の間隔bは、絶縁層9を設けない
領域を介して注入されるイオンの平均投影飛程をRpと
すると、a、b、Rpの間に、上述の式1の関係が成立
するように選択される。具体的には、幅aが20μm、
間隔bが10μm、平均投影飛程Rpが20μmとな
る。また、絶縁層9の膜厚は10μmである。カソード
電極5は、絶縁層9の上に形成されるため、図6に示す
ような形状となる。なお、他の部分の構造は、実施の形
態1のpn接合ダイオード100と同一である。
法について簡単に説明する。pn接合ダイオード120
の製造工程では、実施の形態1のpn接合ダイオード1
00と同様の工程1、2を行う。
イプ状の絶縁膜9を形成する。絶縁層9は、例えば、C
VD法で形成した酸化シリコン膜をストライプ状にエッ
チングして形成する。
ようにアノード電極15を形成する。アノード電極15
の表面も、ストライプ状となる。
て、n−カソード層2中にプロトン等が注入され、欠陥
領域が形成される。絶縁層9を通るイオンにより導入さ
れた結晶欠陥の濃度分布(図6のA−Aにおける欠陥濃
度分布)は、図3(a)のようになる。また、絶縁層9
のない領域を通るイオンにより導入された結晶欠陥の濃
度分布(図6のB−Bにおける欠陥濃度分布)は、図3
(b)のようになる。従って、最終的な欠陥領域7の欠
陥濃度の分布は、実施の形態1と同様に、図3の(a)
の分布と(b)の分布とが重なって形成されるため、図
3(c)のような、半値幅がWで、略一定膜厚の欠陥領
域となる。
合ダイオード120を得ることができる。
28のように、p−アノード層3上に、一辺aの略正方
形の上面を有する絶縁層を、間隔bでマトリックス状に
配置したものでも良い。
合ダイオード120では、サージ電圧による素子破壊を
防止し、高速スイッチングが可能となるとともに、ウエ
ハ上に形成された複数のpn接合ダイオード間における
順電圧降下VFのばらつきを低減できる。
は、一定の平均投影飛程Rpでイオンを注入して形成し
た欠陥領域より、欠陥濃度分布のピーク濃度が低く半値
幅の大きな欠陥領域が、1回のイオン注入工程で形成で
きる。このため製造工程の簡略化、製造コストの低減が
可能となる。
かる、全体が130で表されるpn接合ダイオードの断
面図である。図7中、図9と同一符号は、同一又は相当
箇所を示す。
30では、n−カソード層2の上面(pn接合面4)
に、ストライプ状の溝部10が、略平行に設けられてい
る。溝部10は、n−カソード層2の上面をエッチング
して形成される。溝部10の間隔a、及び溝部10の幅
bは、溝部10を介して注入されるイオンの平均投影飛
程をRpとすると、a、b、Rpの間に、上述の式1の
関係が成立するように選択される。具体的には、aが2
0μm、bが10μm、Rpが20μmとなる。また、
溝部10の深さは10μmである。p−アノード層3、
アノード電極5は、溝部10を有するn−カソード層2
の上に形成されるため、図7に示すような断面形状とな
る。なお、他の部分の構造は、上述のpn接合ダイオー
ド100と同一である。
法について簡単に説明する。pn接合ダイオード130
の製造工程では、実施の形態1の工程1と同様に、n+
カソード層1、n−カソード層2からなるシリコンウエ
ハを準備する。続いて、一般的なリソグラフィ法、エッ
チング法を用いて、n−カソード層2の上面をストライ
プ状にエッチングし、複数の溝部10を略平行に形成す
る。
程を行い、p−アノード層3、アノード電極5、及びカ
ソード電極6を形成する。
2中にプロトン等が注入され、欠陥領域が形成される。
図8は、pn接合ダイオード130の、キャリア濃度及
び結晶欠陥濃度のプロファイルを示す。図8中、図3と
同一符号は、同一又は相当部分を示す。工程4におい
て、溝部10を通らないイオンにより導入された結晶欠
陥の濃度分布(図7のA−Aにおける欠陥濃度分布)
は、図8(a)のようになる。また、溝部10を通るイ
オンにより導入された結晶欠陥の濃度分布(図7のB−
Bにおける欠陥濃度分布)は、図8(b)のようにな
る。従って、最終的な欠陥領域の欠陥濃度の分布は、実
施の形態1と同様に、図8の(a)の分布と(b)の分
布とが重なって形成されるため、半値幅がWで、略一定
膜厚の欠陥領域となる。
合ダイオード130を得ることができる。
2の表面に、一辺bの略正方形の開口部を有する凹部
を、間隔aでマトリックス状に形成しても良い。
合ダイオード130では、サージ電圧による素子破壊を
防止し、高速スイッチングが可能となるとともに、ウエ
ハ上に形成された複数のpn接合ダイオード間における
順電圧降下VFのばらつきを低減できる。
は、一定の平均投影飛程Rpでイオンを注入して形成し
た欠陥領域より、欠陥濃度分布のピーク濃度が低く半値
幅の大きい欠陥領域が、1回のイオン注入工程で形成で
きる。このため製造工程の簡略化、製造コストの低減が
可能となる。
1にかかるpn接合ダイオードの製造方法では、一定の
平均投影飛程Rpでイオンを注入して形成した欠陥領域
より、欠陥濃度分布のピーク濃度が低く半値幅の大き
い、一定膜厚の欠陥領域が、1回のイオン注入工程で形
成できる。このため製造工程の簡略化、製造コストの低
減が可能となる。
により、1回のイオン注入工程で、欠陥濃度分布のピー
ク濃度が低く半値幅の大きい欠陥領域の形成が可能とな
る。
とにより、1回のイオン注入工程で、欠陥濃度分布のピ
ーク濃度が低く半値幅の大きい欠陥領域の形成が可能と
なる。
とにより、欠陥領域の形成が容易に行える。
とにより、欠陥領域の形成が容易に行える。
り、1回のイオン注入工程で、欠陥濃度分布のピーク濃
度が低く半値幅の大きい欠陥領域の形成が可能となる。
り、欠陥領域の形成が容易に行える。
り、欠陥領域の形成が容易に行える。
により、1回のイオン注入工程で、欠陥濃度分布のピー
ク濃度が低く半値幅の大きい欠陥領域の形成が可能とな
る。
とにより、欠陥領域の形成が容易に行える。
とにより、欠陥領域の形成が容易に行える。
より、欠陥領域の形成が容易に行える。
は、サージ電圧による素子破壊を防止し、高速スイッチ
ングが可能となる。また、順電圧降下VFのばらつきの
小さいpn接合ダイオードを提供できる。
は、順電圧降下VFのばらつきの小さいpn接合ダイオ
ードを安価に提供できる。
は、順電圧降下VFのばらつきの小さいpn接合ダイオ
ードを安価に提供できる。
は、順電圧降下VFのばらつきの小さいpn接合ダイオ
ードを安価に提供できる。
は、順電圧降下VFのばらつきの小さいpn接合ダイオ
ードを安価に提供できる。
オードの断面図である。
オードの製造に用いるアブソーバである。
オードの不純物濃度の分布及び欠陥濃度の分布である。
オードの製造に用いる他のアブソーバである。
オードの断面図である。
オードの断面図である。
オードの断面図である。
オードの不純物濃度及び欠陥濃度の分布である。
分布及び欠陥濃度の分布である。
ノード層、4 pn接合面、5 アノード電極、6 カ
ソード電極、7 欠陥領域、18 アブソーバ、100
pn接合ダイオード。
Claims (17)
- 【請求項1】 カソード層に欠陥領域を形成するpn接
合ダイオードの製造方法であって、 n型のカソード層を有する半導体ウエハを準備する準備
工程と、 該カソード層上にp型のアノード層を形成し、該カソー
ド層と該アノード層との界面をpn接合面とするアノー
ド層形成工程と、 該半導体ウエハの裏面にカソード電極を形成し、該アノ
ード層の上面にアノード電極を形成する電極形成工程
と、 該アノード層にイオンを注入し、該pn接合面近傍の該
アノード層に欠陥領域を形成する欠陥領域形成工程とを
含み、該欠陥領域形成工程が、 平均投影飛程Rpが互いに異なる該イオンを同時に注入
して、第1注入領域と第2注入領域とを隣接するように
交互に形成し、該第1注入領域と該第2注入領域とに形
成された結晶欠陥の濃度分布を一部において重ねて、略
一定の膜厚の欠陥領域を形成する工程を含むことを特徴
とするpn接合ダイオードの製造方法。 - 【請求項2】 上記欠陥領域形成工程が、 幅aの厚膜領域と幅bの薄膜領域とが交互に形成された
アブソーバであって、該薄膜領域を通過した上記イオン
の平均投影飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択されたアブソー
バを介して上記イオンを注入する工程であることを特徴
とする請求項1に記載の製造方法。 - 【請求項3】 上記電極形成工程が、 幅aの厚膜領域と幅bの薄膜領域とが交互に形成された
アノード電極であって、該薄膜領域を通過した上記イオ
ンの平均投影飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択されたアノード
電極を形成する工程を含み、 上記欠陥領域形成工程が、該アノード電極を介して該イ
オンを注入する工程であることを特徴とする請求項1に
記載の製造方法。 - 【請求項4】 上記厚膜領域と上記薄膜領域が、それぞ
れが略平行に設けられたストライプ状の領域からなるこ
とを特徴とする請求項2又は3に記載の製造方法。 - 【請求項5】 上記厚膜領域が、上記薄膜領域中にマト
リックス状に配置された、上面が一辺aの略正方形の領
域からなることを特徴とする請求項2又は3に記載の製
造方法。 - 【請求項6】 上記アノード層形成工程後に、該アノー
ド層上に、 幅aの絶縁層が、幅bの間隔を隔てて形成された絶縁領
域であって、該絶縁層を通らない上記イオンの平均投影
飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択された絶縁領域
を形成する工程を含み、 上記欠陥領域形成工程が、該絶縁領域を介して該イオン
を注入する工程であることを特徴とする請求項1に記載
の製造方法。 - 【請求項7】 上記絶縁層が、それぞれが略平行に設け
られたストライプ状の領域からなることを特徴とする請
求項6に記載の製造方法。 - 【請求項8】 上記絶縁層が、上記アノード層上にマト
リックス状に配置された、上面が一辺aの略正方形の領
域からなることを特徴とする請求項6に記載の製造方
法。 - 【請求項9】 上記準備工程後に、 上記アノード層の表面に、幅aの間隔を隔てて幅bの凹
部が形成されたアノード層であって、該凹部を通る上記
イオンの平均投影飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択されたアノード
層を形成する工程を含み、 上記欠陥領域形成工程が、該アノード層の該表面を通し
て該イオンを注入する工程であることを特徴とする請求
項1に記載の製造方法。 - 【請求項10】 上記凹部が、それぞれが略平行に設け
られたストライプ状の溝部からなることを特徴とする請
求項9に記載の製造方法。 - 【請求項11】 上記凹部が、上記アノード層の表面に
マトリックス状に形成された、開口部が一辺aの略正方
形の凹部からなることを特徴とする請求項9に記載の製
造方法。 - 【請求項12】 上記欠陥形成工程が、プロトン及びヘ
リウムイオンから選択されるイオンを、1回のイオン照
射で上記カソード層に注入する工程を含むことを特徴と
する請求項1〜11のいずれかに記載の製造方法。 - 【請求項13】 カソード層に欠陥領域を有するpn接
合ダイオードであって、 n型のカソード層を有する半導体ウエハと、 該カソード層上に形成され、該カソード層との界面がp
n接合面となるp型のアノード層と、 該半導体ウエハの裏面に形成されたカソード電極と、 該アノード層の上面に形成されたアノード電極と、 該pn接合面近傍の該アノード層に、イオンを注入して
形成された略一定の膜厚の欠陥領域とを含み、 該欠陥領域が、略一定の平均投影飛程Rpでイオンを注
入して形成した欠陥領域より、欠陥濃度の半値幅が大き
い領域であることを特徴とするpn接合ダイオード。 - 【請求項14】 上記欠陥領域が、上記イオンの平均投
影飛程Rpが互いに異なる第1注入領域と第2注入領域
とを隣接するように交互に形成して、該第1注入領域と
該第2注入領域との欠陥濃度分布を一部において重ね、
欠陥濃度の半値幅を略一定とした欠陥領域からなること
を特徴とする請求項13に記載のpn接合ダイオード。 - 【請求項15】 上記アノード電極が、 幅aの厚膜領域と幅bの薄膜領域とが交互に形成された
アノード電極であって、該薄膜領域を通過する上記イオ
ンの平均投影飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択されたアノード
電極からなることを特徴とする請求項13に記載のpn
接合ダイオード。 - 【請求項16】 上記アノード層上に、幅aの絶縁層
が、幅bの間隔を隔てて形成された絶縁領域であって、
該絶縁層を通らない上記イオンの平均投影飛程Rpが、 Rp≧a−b の関係を満たすように幅aと幅bが選択された絶縁領域
が形成されたことを特徴とする請求項13に記載のpn
接合ダイオード。 - 【請求項17】 上記アノード層が、幅aの間隔を隔て
て幅bの凹部が上記pn接合面に形成されたアノード層
であって、該凹部を通る上記イオンの平均投影飛程Rp
が、 Rp≧a−b の関係を満たすように幅aと幅bが選択されたアノード
層であることを特徴とする請求項13に記載のpn接合
ダイオード。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002023676A JP4146645B2 (ja) | 2002-01-31 | 2002-01-31 | pn接合ダイオードの製造方法及びpn接合ダイオード |
US10/331,646 US6709914B2 (en) | 2002-01-31 | 2002-12-31 | Manufacturing process of pn junction diode device and pn junction diode device |
CH00145/03A CH696374A5 (de) | 2002-01-31 | 2003-01-31 | Herstellungsverfahren für eine PN-Sperrschicht-Diodenvorrichtung, und eine PN-Sperrschicht-Diodenvorrichtung. |
DE10303942A DE10303942B4 (de) | 2002-01-31 | 2003-01-31 | Herstellungsverfahren für eine PN-Sperrschicht-Diodenvorrichtung, und eine PN-Sperrschicht-Diodenvorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002023676A JP4146645B2 (ja) | 2002-01-31 | 2002-01-31 | pn接合ダイオードの製造方法及びpn接合ダイオード |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003224134A true JP2003224134A (ja) | 2003-08-08 |
JP2003224134A5 JP2003224134A5 (ja) | 2005-06-09 |
JP4146645B2 JP4146645B2 (ja) | 2008-09-10 |
Family
ID=27606411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002023676A Expired - Fee Related JP4146645B2 (ja) | 2002-01-31 | 2002-01-31 | pn接合ダイオードの製造方法及びpn接合ダイオード |
Country Status (4)
Country | Link |
---|---|
US (1) | US6709914B2 (ja) |
JP (1) | JP4146645B2 (ja) |
CH (1) | CH696374A5 (ja) |
DE (1) | DE10303942B4 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108346A (ja) * | 2004-10-05 | 2006-04-20 | Matsushita Electric Ind Co Ltd | チップ型半導体素子とその製造方法 |
US7919790B2 (en) | 2008-02-08 | 2011-04-05 | Fuji Electric Systems Co., Ltd. | Semiconductor device and method of producing the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100361316C (zh) * | 2005-10-28 | 2008-01-09 | 冯守华 | 原子级p-n结单晶整流器及其应用 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2963204B2 (ja) | 1990-12-12 | 1999-10-18 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
JPH10116998A (ja) | 1996-10-14 | 1998-05-06 | Toyota Motor Corp | 半導体装置およびその製造方法 |
GB9709642D0 (en) | 1997-05-14 | 1997-07-02 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
US6261874B1 (en) * | 2000-06-14 | 2001-07-17 | International Rectifier Corp. | Fast recovery diode and method for its manufacture |
-
2002
- 2002-01-31 JP JP2002023676A patent/JP4146645B2/ja not_active Expired - Fee Related
- 2002-12-31 US US10/331,646 patent/US6709914B2/en not_active Expired - Fee Related
-
2003
- 2003-01-31 DE DE10303942A patent/DE10303942B4/de not_active Expired - Fee Related
- 2003-01-31 CH CH00145/03A patent/CH696374A5/de not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108346A (ja) * | 2004-10-05 | 2006-04-20 | Matsushita Electric Ind Co Ltd | チップ型半導体素子とその製造方法 |
US7919790B2 (en) | 2008-02-08 | 2011-04-05 | Fuji Electric Systems Co., Ltd. | Semiconductor device and method of producing the same |
US8076173B2 (en) | 2008-02-08 | 2011-12-13 | Fuji Electric Co., Ltd. | Semiconductor device and method of producing the same |
Also Published As
Publication number | Publication date |
---|---|
DE10303942B4 (de) | 2007-12-06 |
US20030141513A1 (en) | 2003-07-31 |
JP4146645B2 (ja) | 2008-09-10 |
CH696374A5 (de) | 2007-05-15 |
DE10303942A1 (de) | 2003-08-21 |
US6709914B2 (en) | 2004-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101015460B1 (ko) | 반도체장치 | |
US9159819B2 (en) | Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode | |
WO2017047285A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5641055B2 (ja) | 半導体装置およびその製造方法 | |
US8450777B2 (en) | Method for manufacturing a reverse-conducting insulated gate bipolar transistor | |
US20070080407A1 (en) | Insulated gate bipolar transistor | |
JP6111572B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US10468510B2 (en) | Semiconductor device and manufacturing method of the same | |
US9887190B2 (en) | Semiconductor device and method for manufacturing the same | |
US20120043582A1 (en) | Semiconductor device having both igbt area and diode area | |
US20080079119A1 (en) | Semiconductor device and method for manufacturing the same | |
JP3925319B2 (ja) | 半導体素子 | |
WO2014041652A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP3951738B2 (ja) | 半導体装置の製造方法 | |
JPH1050724A (ja) | 半導体装置 | |
JP2018530916A (ja) | フラットゲート転流型サイリスタ | |
CN101847579B (zh) | 用于制造功率半导体器件的方法 | |
EP0837506A2 (en) | Semiconductor device with defect layer and method of manufacturing the same | |
JP4146645B2 (ja) | pn接合ダイオードの製造方法及びpn接合ダイオード | |
JP2006186134A (ja) | 半導体装置 | |
JP2003224134A5 (ja) | ||
JP3303914B2 (ja) | 発光素子およびその製造方法 | |
KR101811922B1 (ko) | 고주파수 전력 다이오드 및 그 제조 방법 | |
JP7070303B2 (ja) | 半導体装置 | |
JP2561963B2 (ja) | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040831 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040831 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060407 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071015 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080620 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |