JP5588270B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
従来、ＭＰＳ構造又はＪＢＳ構造と称される半導体装置が知られている（例えば、特許文献１参照。）。図９は、従来の半導体装置８００の断面図である。
従来の半導体装置８００は、図９に示すように、ｎ−型半導体層８１４と、ｎ−型半導体層８１４の表面に島状又は縞状に形成されたｐ＋型拡散領域８２０と、ｎ−型半導体層８１４及びｐ＋型拡散領域８２０の表面上に形成され、ｎ−型半導体層８１４との間でショットキー接合を形成しｐ＋型拡散領域８２０との間でオーミック接合を形成するバリアメタル層８３０とを備える。なお、図９中、符号８１０は半導体基板を示し、符号８１２はｎ＋型半導体層を示し、符号８４０はアノード電極層を示し、符号８５０はカソード電極層を示す。
従来の半導体装置８００によれば、ｎ−型半導体層８１４及びｐ＋型拡散領域８２０の表面上に、ｎ−型半導体層８１４との間でショットキー接合を形成しｐ＋型拡散領域８２０との間でオーミック接合を形成するバリアメタル層８３０が形成されているため、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能となる。
しかしながら、従来の半導体装置８００においては、スイッチオン時にｐ＋型拡散領域８２０から注入された少数キャリア（ホール）をスイッチオフ時に消滅させるのに時間がかかるため、逆回復時間ｔｒｒが長くなるという問題がある。
そこで、従来、このような問題を解決することができる半導体装置が知られている（例えば、特許文献２参照。）。図１０は、従来の半導体装置９００の断面図である。
従来の半導体装置９００は、図１０に示すように、ｎ−型半導体層９１４と、ｎ−型半導体層９１４の表面に島状又は縞状に形成されたｐ＋型拡散領域９２０と、ｎ−型半導体層９１４及びｐ＋型拡散領域９２０の表面上に形成され、ｎ−型半導体層９１４との間でショットキー接合を形成し、ｐ＋型拡散領域９２０との間でオーミック接合を形成するバリアメタル層９３０と、ｎ−型半導体層９１４におけるｐ＋型拡散領域９２０の深さよりも深い領域にライフタイムキラーが導入されたライフタイム制御層９６０とを備える。なお、図１０中、符号９１０は半導体基板を示し、符号９１２はｎ＋型半導体層を示し、符号９４０はアノード電極層を示し、符号９５０はカソード電極層を示す。
従来の半導体装置９００によれば、ｎ−型半導体層９１４及びｐ＋型拡散領域９２０の表面上に、ｎ型半導体層９１４との間でショットキー接合を形成しｐ＋型拡散領域９２０との間でオーミック接合を形成するバリアメタル層９３０が形成されているため、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能となる。
また、従来の半導体装置９００によれば、ｎ−型半導体層９１４におけるｐ＋型拡散領域９２０の深さよりも深い領域にライフタイムキラーが導入されたライフタイム制御層９６０を備えるため、スイッチオフ時に少数キャリアを消滅させるのにかかる時間を短縮できるようになり、逆回復時間ｔｒｒを短くすることが可能となる。
特開平５−２１８３８９号公報 特開２００９−１４６９６５号公報
しかしながら、従来の半導体装置９００においては、ライフタイム制御層９６０を形成する際にｎ−型半導体層９１４の表面から粒子線を照射しているため、これに起因してショットキー接合にも欠陥が形成される結果、逆方向リーク電流ＩＲが増大するという問題が新たに発生する。
そこで、本発明は、上記した問題を解決するためになされたもので、ＭＰＳ構造又はＪＢＳ構造を有し、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低い半導体装置を提供することを目的とする。また、そのように優れた特性を有する半導体装置を製造するための半導体装置の製造方法を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表面に選択的に形成され、第１導電型不純物とは反対導電型の第２導電型不純物を前記半導体層における前記第１導電型不純物の濃度よりも高い濃度で含有する第２導電型の高濃度拡散領域と、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成する電極層と、前記高濃度拡散領域の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域とを備えることを特徴とする。
本発明の半導体装置によれば、半導体層及び高濃度拡散領域の表面上に、半導体層との間でショットキー接合を形成し、高濃度拡散領域との間でオーミック接合を形成する電極層が形成された構造（すなわちＭＰＳ構造又はＪＢＳ構造）を有するため、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能となる。
また、本発明の半導体装置によれば、高濃度拡散領域の直下にライフタイムキラーが導入された局所ライフタイム制御領域を備えるため、スイッチオン時に高濃度拡散領域から注入された少数キャリアをスイッチオフ時に消滅させるのにかかる時間を短縮でき、逆回復時間ｔｒｒを短くすることが可能となる。
さらにまた、本発明の半導体装置によれば、高濃度拡散領域の直下にのみライフタイムキラーを導入すればよいため、局所ライフタイム制御領域を形成する際に、高濃度拡散領域が形成されていない領域（すなわちショットキー接合が形成される領域）には粒子線を照射する必要がなくなる。その結果、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置となる。
従って、本発明の半導体装置は、ＭＰＳ構造又はＪＢＳ構造を有し、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低い半導体装置となる。
［２］本発明の半導体装置において、前記局所ライフタイム制御領域は、前記高濃度拡散領域の部分が開口するマスクを介して選択的に粒子線照射を行うことにより製造されたものであることが好ましい。
このような構成とすることにより、ショットキー接合が形成される領域には粒子線が照射されなくなるため、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置となる。
［３］本発明の半導体装置においては、前記局所ライフタイム制御領域は、前記高濃度拡散領域の最深部よりも深く、かつ、前記高濃度拡散領域の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に形成されていることが好ましい。
このような構成とすることにより、スイッチオン時に高濃度拡散領域から注入された少数キャリアを効率良く消滅させることができるようになる。
この観点から言えば、前記局所ライフタイム制御領域は、「前記高濃度拡散領域の最深部よりもさらに０．５μｍ深い深さ位置」〜「前記高濃度拡散領域の最深部よりもさらに８μｍ深い深さ位置」の範囲内における所定の深さ位置に形成されていることがより好ましい。
［４］本発明の半導体装置においては、前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなることが好ましい。
このような構成とすることにより、単一のバリアメタル層でもって、「半導体層との間でショットキー接合を形成し、高濃度拡散領域との間でオーミック接合を形成する電極層」を構成することが可能となる。
［５］本発明の半導体装置においては、前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなることが好ましい。
このような構成とすることにより、バリアメタル層及びアノード電極層でもって、「半導体層との間でショットキー接合を形成し、高濃度拡散領域との間でオーミック接合を形成する電極層」を構成することが可能となる。
［６］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、 第１導電型の半導体層を備える半導体基板を準備する半導体基板準備工程と、前記半導体層の表面に、第１導電型不純物とは反対導電型の第２導電型不純物を、前記半導体層における前記第１導電型不純物の濃度よりも高い濃度で含有する第２導電型の高濃度拡散領域を選択的に形成する高濃度拡散領域形成工程と、前記高濃度拡散領域の部分が開口するマスクを介して選択的に粒子線照射を行うことにより、前記高濃度拡散領域の直下にのみライフタイムキラーとなる粒子を導入する粒子導入工程と、前記半導体基板をアニールすることにより局所ライフタイム制御領域を形成するアニール工程と、前記半導体層及び前記高濃度拡散領域の表面上に、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成する電極層を形成する電極層形成工程とを含むことを特徴とする。
本発明の半導体装置の製造方法によれば、ＭＰＳ構造又はＪＢＳ構造を有する半導体装置における高濃度拡散領域の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域を備え、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低いという特徴を持つ、本発明の半導体装置を製造することができる。
本発明の半導体装置の製造方法において、アニール工程は、電極層形成工程よりも前に実施してもよいし、電極層形成工程よりも後に実施してもよいし、電極層形成工程の途中でアニール工程を実施してもよい。
［７］本発明の半導体装置の製造方法においては、前記マスクは、前記粒子導入工程で前記粒子を前記高濃度拡散領域の直下に導入する際に粒子線が当該マスクを突き抜けることのない厚さを有することが好ましい。
このような方法とすることにより、粒子を高濃度拡散領域の直下にまで導入する条件においても、平面的に見てマスクが存在する領域の直下（すなわちショットキー接合が形成される領域）には粒子線が照射されなくなるため、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置を製造することが可能となる。
［８］本発明の半導体装置の製造方法において、前記粒子導入工程においては、前記粒子を、前記高濃度拡散領域の最深部よりも深く、かつ、前記高濃度拡散領域の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に導入することが好ましい。
このような方法とすることにより、前記局所ライフタイム制御領域を、高濃度拡散領域の最深部よりも深く、かつ、高濃度拡散領域の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に形成することができる。
この観点から言えば、前記粒子を、「前記高濃度拡散領域の最深部よりもさらに０．５μｍ深い深さ位置」〜「前記高濃度拡散領域の最深部よりもさらに８μｍ深い深さ位置」の範囲内における所定の深さ位置に導入することがより好ましい。
［８］本発明の半導体装置の製造方法においては、前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなり、前記粒子導入工程を実施した後、前記電極層形成工程として、前記半導体層及び前記高濃度拡散領域の表面上にバリアメタル層を形成するバリアメタル層形成工程を実施し、その後、前記アニール工程を実施することが好ましい。
このような方法とすることにより、上記［４］に記載の半導体装置を製造することが可能となる。
［９］本発明の半導体装置の製造方法においては、前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなり、前記粒子導入工程を実施した後、前記アニール工程を実施し、その後、前記電極層形成工程として、前記半導体層及び前記高濃度拡散領域の表面上にバリアメタル層を形成するバリアメタル層形成工程を実施することが好ましい。
このような方法とすることによっても、上記［４］に記載の半導体装置を製造することが可能となる。
［１０］本発明の半導体装置の製造方法においては、前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなり、前記粒子導入工程を実施した後、前記電極層形成工程として、前記半導体層の表面上における前記高濃度拡散領域が形成されていない領域にバリアメタル層を形成するバリア層形成工程と、前記バリアメタル層及び前記高濃度拡散領域の表面上にアノード電極層を形成するアノード電極層形成工程とをこの順序で実施するとともに、前記バリア層形成工程と前記アノード電極層形成工程との間に前記アニール工程を実施することが好ましい。
このような方法とすることにより、上記［５］に記載の半導体装置を製造することが可能となる。
［１１］本発明の半導体装置の製造方法においては、 前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなり、前記粒子導入工程を実施した後、前記アニール工程を実施し、その後、前記電極層形成工程として、前記半導体層の表面上における前記高濃度拡散領域が形成されていない領域にバリアメタル層を形成するバリア層形成工程と、前記バリアメタル層及び前記高濃度拡散領域の表面上にアノード電極層を形成するアノード電極層形成工程とをこの順序で実施することが好ましい。
このような方法とすることによっても、上記［５］に記載の半導体装置を製造することが可能となる。
なお、本発明の半導体装置の製造方法において、前記アニール工程においては、３００℃〜３５０℃の範囲内にある温度で前記半導体基板をアニールすることが好ましい。
このような方法とすることにより、当該アニール工程を実施する過程で、粒子に起因する欠陥が適度に消滅するようになるため、形成される局所ライフタイム制御領域においては所定の欠陥密度が得られる一方において、形成されるオーミック接合部分においては極めて低い欠陥密度が得られる。
実施形態１に係る半導体装置１００の断面図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 変形例１に係る半導体装置の製造方法を説明するために示す図である。 変形例２に係る半導体装置の製造方法を説明するために示す図である。 実施形態２に係る半導体装置１０２の断面図である。 実施形態２に係る半導体装置の製造方法を説明するために示す図である。 従来の半導体装置８００の断面図である。 従来の半導体装置９００の断面図である。
以下、本発明の半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。
［実施形態１］
Ａ．実施形態１に係る半導体装置
図１は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１に示すように、ｎ−型半導体層（半導体層）１１４と、ｎ−型半導体層１１４の表面に選択的に形成されたｐ＋型拡散領域（高濃度拡散領域）１２０と、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上に形成され、ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成するバリアメタル層１３０からなる電極層と、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域１６０とを備える。なお、図１中、符号１１０は半導体基板を示し、符号１１２はｎ＋型半導体層を示し、符号１４０はアノード電極層を示し、符号１５０はカソード電極層を示す。半導体基板１１０の主面のうち、アノード電極層１４０を形成する側の主面を第１主面とし、カソード電極層１５０を形成する側の主面を第２主面とする。
実施形態１に係る半導体装置１００においては、局所ライフタイム制御領域１６０は、ｐ＋型拡散領域１２０の部分が開口するマスクＭ２（後述する図３（ｂ）参照。）を介して選択的に粒子線照射（例えばヘリウムイオン照射）を行うことにより製造されたものである。
実施形態１に係る半導体装置１００においては、局所ライフタイム制御領域１６０は、「ｐ＋型拡散領域１２０の最深部よりもさらに１μｍ深い深さ位置」〜「ｐ＋型拡散領域１２０の最深部よりもさらに８μｍ深い深さ位置」の範囲内における所定の深さ位置（例えば、「ｐ＋型拡散領域１２０の最深部よりもさらに１μｍ深い深さ位置」〜「ｐ＋型拡散領域１２０の最深部よりもさらに４μｍ深い深さ位置」）にわたって形成されている。
実施形態１に係る半導体装置１００においては、上記した電極層は、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上に形成され、ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成するバリアメタル層１３０からなる。
Ｂ．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す半導体装置の製造方法によって製造することが可能である。図２〜図４は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は各工程図である。
実施形態１に係る半導体装置の製造方法は、図２〜図４に示すように、ｎ−型半導体層１１４を備える半導体基板１１０を準備する半導体基板準備工程（図２（ａ）参照。）と、ｎ−型半導体層１１４の表面に、ｐ＋型拡散領域１２０を選択的に形成するｐ＋型拡散領域形成工程（図２（ｂ）及び図２（ｃ）参照。）と、イオン注入により半導体基板１１０の第２主面側にｎ型不純物を導入してｎ＋型半導体層１１２を形成するｎ＋型半導体層形成工程（図２（ｄ）及び図３（ａ）参照。）と、ｐ＋型拡散領域１２０の部分が開口するマスクＭ２を介して選択的に粒子線照射を行うことにより、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーとなる粒子を導入する粒子導入工程（図３（ｂ）〜図３（ｄ）参照。）と、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上に、ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成するバリアメタル層１３０からなる電極層を形成する電極層形成工程（図３（ｄ）及び図４（ａ）参照。）と、バリアメタル層１３０からなる電極層の上方にアノード電極層を形成するアノード電極層形成工程（図４（ｂ）参照。）と、半導体基板１１０をアニールすることにより局所ライフタイム制御領域１６０を形成するアニール工程（図４（ｃ）参照。）と、ｎ＋型半導体層１１２の表面にカソード電極層１５０を形成するカソード電極層形成工程（図４（ｄ）参照。）とを含む。以下、工程順に説明する。
１．半導体基板準備工程
半導体基板準備工程は、図２（ａ）に示すように、ｎ−型半導体層１１４を備える半導体基板１１０を準備する工程である。半導体基板１１０としては、耐圧の設計仕様に応じた厚さ（例えば５０μｍ〜３００μｍ）のｎ−型シリコン基板を用いる。ｎ−型半導体層１１４の不純物濃度は例えば１×１０１４ｃｍ−３である。
２．ｐ＋型拡散領域形成工程
ｐ＋型拡散領域形成工程は、図２（ｂ）及び図２（ｃ）に示すように、ｎ−型半導体層１１４の表面に、ｐ＋型拡散領域１２０を選択的に形成する工程である。
まず、ｎ−型半導体層１１４の表面（第１主面側表面）に、厚さ８００ｎｍのシリコン酸化膜のマスクＭ１を形成する。その後、図２（ｂ）に示すように、マスクＭ１を介して、イオン注入法やデポジション法などの方法によりｐ型不純物をｎ−型半導体層１１４の表面に導入しｐ型不純物導入領域１２０’を形成する。さらにその後、半導体基板１１０に熱処理を施してｐ型不純物を活性化して、図２（ｃ）に示すように、ｐ＋型拡散領域１２０を形成する。
ｐ＋型拡散領域１２０の深さは例えば５μｍであり、ｐ＋型拡散領域１２０の表面不純物濃度は例えば１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。ｐ＋型拡散領域１２０は、平面的に見て円形形状を有し、例えば８μｍの直径を有する。
３．ｎ＋型半導体層形成工程
ｎ＋型半導体層形成工程は、図２（ｄ）及び図３（ａ）に示すように、イオン注入により半導体基板１１０の第２主面側からｎ型不純物を導入してｎ＋型半導体層１１２を形成する工程である。
まず、図２（ｄ）に示すように、イオン注入法によりｎ型不純物を半導体基板１１０の第２主面側に導入してｎ型不純物導入領域１１２’を形成する。その後、半導体基板１１０に熱処理を施してｎ型不純物を活性化して、図３（ａ）に示すように、ｎ＋型半導体層１１２を形成する。
ｎ＋型不純物層１１２の深さは例えば５μｍであり、ｎ＋型不純物層１１２の表面不純物濃度は例えば１×１０１９ｃｍ−３である。
４．粒子導入工程
粒子導入工程は、図３（ｂ）〜図３（ｄ）に示すように、ｐ＋型拡散領域１２０の部分が開口するマスクＭ１を介して選択的に粒子線照射を行うことにより、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーとなる粒子を導入する工程である。
まず、図３（ｂ）に示すように、ｎ−型半導体層１１４の表面（第１主面側表面）に、ｐ＋型拡散領域１２０の部分が開口するするマスクＭ２を形成する。マスクＭ２は、例えばアルミニウムからなり、粒子線照射を行ったときに粒子線が当該マスクを突き抜けることのない厚さ（例えば７μｍ）を有する。その後、図３（ｃ）に示すように、マスクＭ２を介して選択的に粒子線照射（例えばヘリウムイオン照射）を行う。このとき、粒子を、ｐ＋型拡散領域１２０の最深部よりも深く、かつ、ｐ＋型拡散領域１２０の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に導入する。これにより、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーとなる粒子（例えばヘリウムイオン）が導入される。これにより粒子導入領域１６０’が形成される。その後、図３（ｄ）に示すように、ウェットエッチングによりマスクＭ２を除去する。
５．電極層形成工程
電極層形成工程は、図４（ａ）に示すように、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上に、ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成するバリアメタル層１３０からなる電極層を形成する工程である。
図４（ａ）に示すように、ｎ−型半導体層１１４の表面にバリアメタル層１３０からなる電極層を形成する。バリアメタル層１３０の材料は例えば白金であり、バリアメタル層１３０の厚さは例えば２００ｎｍである。
６．アノード電極層形成工程
アノード電極層形成工程は、図４（ｂ）に示すように、バリアメタル層１３０からなる電極層の上方にアノード電極層１４０を形成する工程である。
図４（ｂ）に示すように、バリアメタル層１３０からなる電極層の表面に、アルミニウムからなるアノード電極層１４０を形成する。アノード電極層１４０の厚さは例えば２μｍである。
７．アニール工程
アニール工程は、図４（ｃ）に示すように、半導体基板１１０をアニールすることにより局所ライフタイム制御領域１６０を形成する工程である。
半導体基板１１０のアニールは、３００℃〜３５０℃の温度で３０分〜２時間行う。これにより、図４に示すように、局所ライフタイム制御領域１６０が形成される。また、このアニール工程により、バリアメタル層１３０とｐ＋型拡散領域１２０との間のオーミック接合が完成する。
８．カソード電極層形成工程
カソード電極層形成工程は、図４（ｄ）に示すように、ｎ＋型半導体層１１２の表面にカソード電極層１５０を形成する工程である。
図４（ｄ）に示すように、ｎ＋型不純物層１１２の表面に、例えばニッケルからなるカソード電極層を形成する。カソード電極層１５０の厚さは例えば２μｍである。
上記のような工程を含む実施形態１に係る半導体装置の製造方法を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
Ｃ．実施形態１に係る半導体装置の効果
実施形態１に係る半導体装置１００によれば、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上に、ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成する電極層が形成された構造（すなわちＭＰＳ構造又はＪＢＳ構造）を有するため、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能となる。
また、実施形態１に係る半導体装置１００によれば、ｐ＋型拡散領域１２０の直下にライフタイムキラーが導入された局所ライフタイム制御領域１６０を備えるため、スイッチオン時にｐ＋型拡散領域１２０から注入された少数キャリアをスイッチオフ時に消滅させるのにかかる時間を短縮でき、逆回復時間ｔｒｒを短くすることが可能となる。
さらにまた、実施形態１に係る半導体装置１００によれば、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーを導入すればよいため、局所ライフタイム制御領域１６０を形成する際に、ｐ＋型拡散領域１２０が形成されていない領域（すなわちショットキー接合が形成される領域）には粒子線を照射する必要がなくなる。その結果、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置となる。
従って、実施形態１に係る半導体装置１００は、ＭＰＳ構造又はＪＢＳ構造を有し、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低い半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、局所ライフタイム制御領域１６０がｐ＋型拡散領域１２０の部分が開口するマスクＭ２を介して選択的に粒子線照射を行うことにより製造されたものであるため、ショットキー接合が形成される領域には粒子線が照射されなくなるため、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、局所ライフタイム制御領域１６０がｐ＋型拡散領域１２０の最深部よりも深い領域に形成されているため、スイッチオン時にｐ＋型拡散領域１２０から注入された少数キャリアを効率良く消滅させることができるようになる。
また、実施形態１に係る半導体装置１００によれば、単一のバリアメタル層１３０でもって、「ｎ−型半導体層１１４との間でショットキー接合を形成し、ｐ＋型拡散領域１２０との間でオーミック接合を形成する電極層」を構成することが可能となる。
Ｄ．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法によれば、上記したように、ＭＰＳ構造又はＪＢＳ構造を有する半導体装置におけるｐ＋型拡散領域１２０の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域１６０を備え、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低いという特徴を持つ、半導体装置（実施形態１に係る半導体装置１００）を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、マスクＭ２が、粒子導入工程で粒子をｐ＋型拡散領域１２０の直下に導入する際に粒子線が当該マスクを突き抜けることのない厚さを有するため、平面的に見てマスクＭ２が存在する領域の直下（すなわちショットキー接合が形成される領域）には粒子線が照射されなくなるため、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置を製造することが可能となる。
また、実施形態１に係る半導体装置の製造方法によれば、粒子導入工程においては、粒子を、ｐ＋型拡散領域１２０の最深部よりも深く、かつ、ｐ＋型拡散領域１２０の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に導入することとしているため、局所ライフタイム制御領域１６０を、ｐ＋型拡散領域１２０の最深部よりも深く、かつ、ｐ＋型拡散領域１２０の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に形成することができる。
［変形例１］
図５は、変形例１に係る半導体装置の製造方法を説明するために示す図である。図５（ａ）〜図５（ｄ）は各工程図である。なお、変形例１に係る半導体装置の製造方法においては、粒子導入工程までの工程（図２（ａ）〜図３（ｄ）参照。）が実施形態１に係る半導体装置の製造方法の場合と同様であるため、図２（ａ）〜図３（ｄ）に対応する図面の図示は省略する。
変形例１に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、アニール工程と電極層形成工程とを実施する順序が、実施形態１に係る半導体装置の製造方法の場合とは異なる。
すなわち、変形例１に係る半導体装置の製造方法においては、粒子導入工程を実施した後、図５に示すように、アニール工程を実施した後、電極層形成工程として、ｎ−型半導体層１１４及びｐ＋型拡散領域１２０の表面上にバリアメタル層１３０を形成するバリアメタル層形成工程を実施することとしている。
このような方法によっても、実施形態１に係る半導体装置１００と同様の構成を有する半導体装置を製造することができる。
［変形例２］
図６は、変形例２に係る半導体装置の製造方法を説明するために示す図である。図６（ａ）〜図６（ｃ）は各工程図である。なお、変形例２に係る半導体装置の製造方法においては、粒子導入工程以降の工程（図３（ｂ）〜図４（ｄ）参照。）が、実施形態１に係る半導体装置の製造方法の場合と同様であるため、図３（ｂ）〜図４（ｄ）に対応する図面の図示は省略する。
変形例２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、最初に準備する半導体基板の種類が異なる。
すなわち、変形例１に係る半導体装置の製造方法においては、図６に示すように、半導体基板１１０として、ｎ＋型半導体層１１２の上層にｎ−型半導体層１１４をエピタキシャル成長させた半導体基板１１０を準備する。従って、実施形態１に係る半導体装置の製造方法において必要であったｎ＋型半導体層形成工程の実施を省略することができる。
このような方法によっても、実施形態１に係る半導体装置１００と同様の構成を有する半導体装置を製造することができる。
［実施形態２］
Ａ．実施形態２に係る半導体装置
図７は、実施形態２に係る半導体装置１０２の断面図である。
実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、図７に示すように、電極層の構成が実施形態１に係る半導体装置１００の場合とは異なる。
すなわち、実施形態２に係る半導体装置１０２においては、電極層は、ｎ−型半導体層１１４の表面上に形成され、ｎ−型半導体層１１４との間でショットキー接合を形成するバリアメタル層１３２と、バリアメタル層１３２及びｐ＋型拡散領域１２０の表面上に形成され、バリアメタル層１３２及びｐ＋型拡散領域１２０との間でオーミック接合を形成するアノード電極層１４２とからなる。
このように、実施形態２に係る半導体装置１０２は、電極層の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ｐ＋型拡散領域１２０の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域１６０を備えるため、局所ライフタイム制御領域１６０を形成する際に、ｐ＋型拡散領域１２０が形成されていない領域（すなわちショットキー接合が形成される領域）には粒子線を照射する必要がなくなる。その結果、ショットキー接合に、粒子線照射に起因する欠陥が形成されなくなり、逆方向リーク電流ＩＲが低い半導体装置となる。
従って、実施形態２に係る半導体装置１０２は、実施形態１に係る半導体装置１００の場合と同様、ＭＰＳ構造又はＪＢＳ構造を有し、低い順方向降下電圧ＶＦ及び高い逆方向耐圧ＶＲを両立させることが可能で、さらには、逆回復時間ｔｒｒが短く、かつ、逆方向リーク電流ＩＲが低い半導体装置となる。
なお、実施形態２に係る半導体装置１０２は、電極層の構成以外の点は実施形態１に係る半導体装置１００の場合とは同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
Ｂ．実施形態２に係る半導体装置の製造方法
実施形態２に係る半導体装置１０２は、以下に示す半導体装置の製造方法（実施形態２に係る半導体装置の製造方法）によって製造することが可能である。
図８は、実施形態２に係る半導体装置の製造方法を説明するために示す図である。図８（ａ）〜図８（ｄ）は各工程図である。なお、実施形態２に係る半導体装置の製造方法においては、粒子導入工程までの工程（図２（ａ）〜図３（ｄ）参照。）が、実施形態１に係る半導体装置の製造方法の場合と同様であるため、図２（ａ）〜図３（ｄ）に対応する図面の図示は省略する。また、カソード電極層形成工程（図４（ｄ））も実施形態１に係る半導体装置の製造方法の場合と同様であるため、図４（ｄ）に対応する図面の図示も省略する。
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、電極層形成工程の内容が実施形態１に係る半導体装置の製造方法の場合とは異なる。
すなわち、実施形態２に係る半導体装置の製造方法においては、図８（ａ）〜図８（ｂ）に示すように、ショットキー接合を形成する部分のみに選択的にバリアメタル層１３２を形成し、その後、図８（ｃ）に示すように、半導体基板１１０をアニールすることにより局所ライフタイム制御領域１６０を形成するアニール工程を実施する。そして、その後、図８（ｄ）に示すように、バリアメタル層１３２及びｐ＋型拡散領域１２０の表面上にアノード電極層１４０を形成するアノード電極層形成工程を実施し、ｎ＋型半導体層１１２の表面にカソード電極層１５０を形成するカソード電極層形成工程を実施することとしている。
このような方法によって、実施形態２に係る半導体装置１０２を製造することができる。
以上、本発明の半導体装置及び半導体装置の製造方法を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記した各実施形態においては、粒子線照射を行う際のマスクとしてアルミニウムからなるマスクＭ２を用いたが、本発明はこれに限定されるものではない。例えば、アルミニウム以外の材料（例えばシリコンその他の金属材料、ガラスその他の絶縁材料など）からなるマスクを用いてもよい。
（２）上記した各実施形態においては、バリアメタルの材料として白金を用いたが、本発明はこれに限定されるものではない。例えば、白金以外の金属材料（例えばモリブデン、チタン、アルミニウムなど）を用いてもよい。
（３）上記した各実施形態においては、ヘリウムイオン照射を行うことによりｐ＋型拡散領域の直下に粒子（ヘリウムイオン）を導入したが、本発明はこれに限定されるものではない。例えば、例えばプロトン照射を行うことによりｐ＋型拡散領域の直下に粒子（プロトン）を導入してもよい。
（４）上記した各実施形態においては、ｐ＋型拡散領域の直下に局所ライフタイム制御領域１６０を形成することにより、逆回復時間ｔｒｒを短くしているが、本発明はこれに限定されるものではない。例えば、「ｐ＋型拡散領域の直下に局所ライフタイム制御領域１６０を形成すること」に加えて「半導体基板に電子ビームを照射して半導体基板全体に欠陥を形成すること」により、逆回復時間ｔｒｒを短くしてもよい。
（５）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
１００，１０２，８００，９００…半導体装置、１１０，８１０，９１０…半導体基板、１１２，８１２，９１２…ｎ＋半導体層、１１２’…ｎ型不純物導入領域、１１４，８１４，９１４…ｎ−半導体層、１２０，９２０…ｐ＋型拡散領域、１２０’…ｐ型不純物導入領域、１３０，１３２，８３０，９３０…バリアメタル層、１４０，１４２，８４０，９４０…アノード電極層、１５０，８５０，９５０…カソード電極層、１６０…局所ライフタイム制御領域、Ｍ１…マスク、Ｍ２…マスク

Claims (11)

  1. 第１導電型の半導体層と、
    前記半導体層の表面に選択的に形成され、第１導電型不純物とは反対導電型の第２導電型不純物を前記半導体層における前記第１導電型不純物の濃度よりも高い濃度で含有する第２導電型の高濃度拡散領域と、
    前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成する電極層と、
    前記高濃度拡散領域の直下にのみライフタイムキラーが導入された局所ライフタイム制御領域とを備え、
    前記局所ライフタイム制御領域は、前記高濃度拡散領域の部分が開口するマスクを介して前記半導体層の表面側から選択的に粒子線照射を行うことにより製造されたものであることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記局所ライフタイム制御領域は、前記高濃度拡散領域の最深部よりも深く、かつ、前記高濃度拡散領域の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に形成されていることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなることを特徴とする半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    第１導電型の半導体層を備える半導体基板を準備する半導体基板準備工程と、
    前記半導体層の表面に、第１導電型不純物とは反対導電型の第２導電型不純物を、前記半導体層における前記第１導電型不純物の濃度よりも高い濃度で含有する第２導電型の高濃度拡散領域を選択的に形成する高濃度拡散領域形成工程と、
    前記高濃度拡散領域の部分が開口するマスクを介して前記半導体層の表面側から選択的に粒子線照射を行うことにより、前記高濃度拡散領域の直下にのみライフタイムキラーとなる粒子を導入する粒子導入工程と、
    前記半導体基板をアニールすることにより局所ライフタイム制御領域を形成するアニール工程と、
    前記半導体層及び前記高濃度拡散領域の表面上に、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成する電極層を形成する電極層形成工程とを含むことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記マスクは、前記粒子導入工程で前記粒子を前記高濃度拡散領域の直下に導入する際に粒子線が当該マスクを突き抜けることのない厚さを有することを特徴とする半導体装置の製造方法。
  7. 請求項５又は６に記載の半導体装置の製造方法において、
    前記粒子導入工程においては、前記粒子を、前記高濃度拡散領域の最深部よりも深く、かつ、前記高濃度拡散領域の最深部よりもさらに１０μｍ深い深さ位置よりも浅い範囲に導入することを特徴とする半導体装置の製造方法。
  8. 請求項５〜７のいずれかに記載の半導体装置の製造方法において、
    前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなり、
    前記粒子導入工程を実施した後、前記電極層形成工程として、前記半導体層及び前記高濃度拡散領域の表面上にバリアメタル層を形成するバリアメタル層形成工程を実施し、その後、前記アニール工程を実施することを特徴とする半導体装置の製造方法。
  9. 請求項５〜７のいずれかに記載の半導体装置の製造方法において、
    前記電極層は、前記半導体層及び前記高濃度拡散領域の表面上に形成され、前記半導体層との間でショットキー接合を形成し、前記高濃度拡散領域との間でオーミック接合を形成するバリアメタル層からなり、
    前記粒子導入工程を実施した後、前記アニール工程を実施し、その後、前記電極層形成工程として、前記半導体層及び前記高濃度拡散領域の表面上にバリアメタル層を形成するバリアメタル層形成工程を実施することを特徴とする半導体装置の製造方法。
  10. 請求項５〜７のいずれかに記載の半導体装置の製造方法において、
    前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなり、
    前記粒子導入工程を実施した後、前記電極層形成工程として、前記半導体層の表面上における前記高濃度拡散領域が形成されていない領域にバリアメタル層を形成するバリア層形成工程と、前記バリアメタル層及び前記高濃度拡散領域の表面上にアノード電極層を形成するアノード電極層形成工程とをこの順序で実施するとともに、前記バリア層形成工程と前記アノード電極層形成工程との間に前記アニール工程を実施することを特徴とする半導体装置の製造方法。
  11. 請求項５〜７のいずれかに記載の半導体装置の製造方法において、
    前記電極層は、前記半導体層の表面上に形成され、前記半導体層との間でショットキー接合を形成するバリアメタル層と、前記バリアメタル層及び前記高濃度拡散領域の表面上に形成され、前記バリアメタル層及び前記高濃度拡散領域との間でオーミック接合を形成するアノード電極層とからなり、
    前記粒子導入工程を実施した後、前記アニール工程を実施し、その後、前記電極層形成工程として、前記半導体層の表面上における前記高濃度拡散領域が形成されていない領域にバリアメタル層を形成するバリア層形成工程と、前記バリアメタル層及び前記高濃度拡散領域の表面上にアノード電極層を形成するアノード電極層形成工程とをこの順序で実施することを特徴とする半導体装置の製造方法。
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JP6294175B2 (ja) * 2014-07-02 2018-03-14 株式会社日立製作所 半導体装置およびそれを用いた電力変換システム
JP7243956B2 (ja) * 2018-03-23 2023-03-22 新電元工業株式会社 半導体装置、半導体装置の製造方法及び電力変換回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148699A (ja) * 1994-11-21 1996-06-07 Shindengen Electric Mfg Co Ltd 整流ダイオ−ド
US6373076B1 (en) * 1999-12-07 2002-04-16 Philips Electronics North America Corporation Passivated silicon carbide devices with low leakage current and method of fabricating
JP4193993B2 (ja) * 2005-01-14 2008-12-10 日本インター株式会社 Ｊｂｓおよびその製造方法
JP2006228772A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd ショットキバリアダイオードとその製造方法
JP2009146965A (ja) * 2007-12-12 2009-07-02 Sanken Electric Co Ltd 半導体装置
JP5546759B2 (ja) * 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法

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