CN116013978A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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阪口浩介
中谷贵洋
西康一
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Abstract

目的在于得到能够抑制恢复动作时的尾电流的半导体装置及半导体装置的制造方法。本发明涉及的半导体装置具有：半导体衬底，其具有IGBT区域和二极管区域；第1电极，其设置于所述半导体衬底的上表面；以及第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，所述二极管区域具有：n型的漂移层；p型的阳极层，其设置于所述漂移层的上表面侧；以及n型的阴极层，其设置于所述漂移层的背面侧，在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，所述第1寿命控制区域的施主浓度的最大值小于或等于1.0×1015/cm3。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
在专利文献1中公开了在衬底设置有第1区域和与第1区域相邻的第2区域的绝缘栅型半导体装置。第1区域作为IGBT(Insulated Gate Bipolar Transistor)而进行动作，第2区域作为二极管而进行动作。
专利文献1：日本专利第5103830号公报
就专利文献1这样的RC(Reverse-Conducting)-IGBT而言，与使IGBT和二极管单独地形成的情况相比，能够提高散热性。因此，能够缩小有效面积而将电流密度设计得高。另一方面，RC-IGBT的二极管区域的电流密度高，载流子密度高。因此，在恢复动作时难以去除载流子，有时产生尾电流。因此，有可能无法充分地降低恢复损耗Err。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于得到能够抑制恢复动作时的尾电流的半导体装置及半导体装置的制造方法。
第1发明涉及的半导体装置具有：半导体衬底，其具有IGBT区域和二极管区域；第1电极，其设置于所述半导体衬底的上表面；以及第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，所述二极管区域具有：n型的漂移层；p型的阳极层，其设置于所述漂移层的上表面侧；以及n型的阴极层，其设置于所述漂移层的背面侧，在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，所述第1寿命控制区域的施主浓度的最大值小于或等于1.0×1015/cm3。
第2发明涉及的半导体装置具有：半导体衬底，其具有IGBT区域和二极管区域；第1电极，其设置于所述半导体衬底的上表面；以及第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，所述二极管区域具有：n型的漂移层；p型的阳极层，其设置于所述漂移层的上表面侧；以及n型的阴极层，其设置于所述漂移层的背面侧，在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，所述第1寿命控制区域的施主浓度的最大值小于或等于所述漂移层的所述其它部分的施主浓度的10倍。
在第3发明涉及的半导体装置的制造方法中，形成在n型的半导体衬底中的IGBT区域的上表面侧设置的p型的基极层、在所述基极层的上表面侧设置的n型的源极层和在所述半导体衬底中的二极管区域的上表面侧设置的p型的阳极层，从所述二极管区域的与所述上表面相反侧的背面侧以第1加速能量注入质子，从所述二极管区域的背面侧以小于所述第1加速能量的第2加速能量注入质子，在小于350℃的温度下对以所述第1加速能量注入了质子的区域进行加热而形成寿命控制区域，在大于或等于350°的温度下对以所述第2加速能量注入了质子的区域进行加热，在所述寿命控制区域的背面侧形成n型的缓冲层，形成在所述IGBT区域的背面侧设置的p型的集电极层和在所述二极管区域中的所述缓冲层的背面侧设置的n型的阴极层。
在第4发明涉及的半导体装置的制造方法中，形成在n型的半导体衬底中的IGBT区域的上表面侧设置的p型的基极层、在所述基极层的上表面侧设置的n型的源极层和在所述半导体衬底中的二极管区域的上表面侧设置的p型的阳极层，从所述二极管区域的与所述上表面相反侧的背面侧以第1加速能量注入质子，在小于350℃的温度下对以所述第1加速能量注入了质子的区域进行加热而形成寿命控制区域，从所述二极管区域的背面侧比所述寿命控制区域浅地注入施主，对注入了所述施主的区域进行加热，在所述寿命控制区域的背面侧形成n型的缓冲层，形成在所述IGBT区域的背面侧设置的p型的集电极层和在所述二极管区域中的所述缓冲层的背面侧设置的n型的阴极层。
发明的效果
在本发明涉及的半导体装置及半导体装置的制造方法中，能够通过寿命控制区域而抑制恢复动作时的尾电流。
附图说明
图1是实施方式1涉及的半导体装置的俯视图。
图2是实施方式1的变形例涉及的半导体装置的俯视图。
图3是实施方式1涉及的IGBT区域的俯视图。
图4是通过A-A直线将图3切断所得到的剖视图。
图5是通过B-B直线将图3切断所得到的剖视图。
图6是实施方式1涉及的二极管区域的俯视图。
图7是通过C-C直线将图6切断所得到的剖视图。
图8是通过D-D直线将图6切断所得到的剖视图。
图9是表示实施方式1涉及的IGBT区域与二极管区域之间的边界的结构的剖视图。
图10是表示实施方式1涉及的末端区域的结构的剖视图。
图11是表示实施方式1涉及的末端区域的结构的剖视图。
图12是表示实施方式1涉及的半导体装置的制造方法的图。
图13是表示实施方式1涉及的半导体装置的制造方法的图。
图14是表示实施方式1涉及的半导体装置的制造方法的图。
图15是表示实施方式1涉及的半导体装置的制造方法的图。
图16是表示实施方式1涉及的半导体装置的制造方法的图。
图17是表示实施方式1涉及的半导体装置的制造方法的图。
图18是表示实施方式1涉及的半导体装置的制造方法的图。
图19是表示实施方式1涉及的半导体装置的制造方法的图。
图20是表示实施方式1涉及的半导体装置的制造方法的图。
图21是表示实施方式1涉及的半导体装置的制造方法的图。
图22是表示实施方式1涉及的半导体装置的制造方法的图。
图23是表示实施方式1涉及的半导体装置的制造方法的图。
图24是对实施方式1涉及的寿命控制区域进行说明的图。
图25是对实施方式1涉及的施主浓度进行说明的图。
图26是对硅中的质子的射程进行说明的图。
图27是实施方式2涉及的二极管区域的剖视图。
图28是对实施方式2涉及的载流子密度进行说明的图。
图29是表示实施方式3涉及的IGBT区域与二极管区域之间的边界的结构的剖视图。
具体实施方式
参照附图，对各实施方式涉及的半导体装置及半导体装置的制造方法进行说明。对相同或相应的结构要素标注相同的标号，有时省略重复说明。在以下的说明中，n及p表示半导体的导电型，n-表示杂质浓度比n低，n+表示杂质浓度比n高。同样地，p-表示杂质浓度比p低，p+表示杂质浓度比p高。
实施方式1
图1是实施方式1涉及的半导体装置100的俯视图。图2是实施方式1的变形例涉及的半导体装置101的俯视图。半导体装置100、101是RC-IGBT。半导体装置100、101具有半导体衬底，该半导体衬底具有IGBT区域10和二极管区域20。就半导体装置100而言，IGBT区域10和二极管区域20条带状地排列。也可以将半导体装置100称为“条带型”。就半导体装置101而言，沿纵向和横向设置多个二极管区域20。在二极管区域20的周围设置IGBT区域10。也可以将半导体装置101称为“岛型”。
首先，对半导体装置100的构造进行说明。半导体装置100在1个半导体装置内具有IGBT区域10和二极管区域20。IGBT区域10及二极管区域20从半导体装置100的一端侧延伸至另一端侧。IGBT区域10及二极管区域20在与IGBT区域10及二极管区域20的延伸方向正交的方向上交替地以条带状设置。在图1中，示出了3个IGBT区域10、2个二极管区域。另外，所有的二极管区域20被IGBT区域10夹着。IGBT区域10的数量可以大于或等于3个也可以小于或等于3个。二极管区域20的数量可以大于或等于2个也可以小于或等于2个。另外，在图1中，也可以调换IGBT区域10和二极管区域20的位置。即，也可以所有的IGBT区域10被二极管区域20夹着。另外，IGBT区域10和二极管区域20也可以一个一个地彼此相邻。
与纸面下侧的IGBT区域10相邻地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置100进行控制的控制焊盘41的区域。将IGBT区域10及二极管区域20合称为单元区域。在将单元区域及焊盘区域40合并起来的区域的周围，为了半导体装置100的耐压保持而设置有末端区域30。
能够在末端区域30适当选择地设置公知的耐压保持构造。耐压保持构造例如是FLR(Field Limiting Ring)或VLD(Variation of Lateral Doping)。FLR是由以将单元区域包围的方式而在半导体衬底的上表面侧设置的p型末端阱层构成的。VLD是由将单元区域包围、具有浓度梯度的p型阱层构成的。FLR所使用的环状的p型末端阱层的数量及VLD所使用的浓度分布可以根据半导体装置100的耐压设计而适当选择。另外，也可以遍及焊盘区域40的整个区域而设置p型末端阱层。也可以在焊盘区域40设置IGBT单元或二极管单元。
控制焊盘41例如包含电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e。电流感测焊盘41a是用于对流过单元区域的电流进行检测的控制焊盘。电流感测焊盘41a以流过在单元区域整体流过的电流的几分之一至几万分之一的电流的方式与单元区域的一部分的IGBT单元或二极管单元电连接。
开尔文发射极焊盘41b及栅极焊盘41c是施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与IGBT单元的p型基极层及n+型源极层电连接。栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b与p型基极层也可以经由p+型接触层而电连接。
温度感测二极管焊盘41d、41e是与在半导体装置100设置的温度感测二极管的阳极及阴极电连接的控制焊盘。能够通过温度感测二极管焊盘41d、41e对在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压进行测定，对半导体装置100的温度进行测定。
接下来，对半导体装置101的构造进行说明。就半导体装置101而言，二极管区域20被IGBT区域10包围。即，在IGBT区域10内，多个二极管区域20岛状地设置。在图2中，二极管区域20设置成纸面左右方向上有4列、纸面上下方向上有2行的矩阵状。不限于此，只要在IGBT区域10内散布地设置1个或多个二极管区域20，各二极管区域20被IGBT区域10包围即可。焊盘区域40、末端区域30的构造与半导体装置100相同。
图3是实施方式1涉及的IGBT区域10的俯视图。图3是图1或图2所示的被虚线82包围的区域的放大图。图4是通过A-A直线将图3切断所得到的剖视图。图5是通过B-B直线将图3切断所得到的剖视图。如图3所示，在IGBT区域10，有源沟槽栅极11和哑沟槽栅极12条带状地设置。就半导体装置100而言，有源沟槽栅极11及哑沟槽栅极12沿IGBT区域10的长边方向延伸。IGBT区域10的长边方向是有源沟槽栅极11及哑沟槽栅极12的长边方向。另一方面，就半导体装置101而言，对于IGBT区域10不区分长边方向和短边方向。就半导体装置101而言，也可以将纸面左右方向设为有源沟槽栅极11及哑沟槽栅极12的长边方向。另外，也可以将纸面上下方向设为有源沟槽栅极11及哑沟槽栅极12的长边方向。
在有源沟槽栅极11处，在形成于半导体衬底的沟槽内隔着栅极沟槽绝缘膜11b而设置栅极沟槽电极11a。在哑沟槽栅极12处，在形成于半导体衬底的沟槽内隔着哑沟槽绝缘膜12b而设置哑沟槽电极12a。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体衬底的上表面设置的发射极电极6电连接。
n+型源极层13在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b接触。n+型源极层13例如具有砷或磷等作为n型杂质。n+型源极层13的n型杂质的浓度是1.0×1017/cm3～1.0×1020/cm3。n+型源极层13沿有源沟槽栅极11的延伸方向与p+型接触层14交替地设置。p+型接触层14也设置于相邻的2个哑沟槽栅极12之间。p+型接触层14例如具有硼或铝作为p型杂质。p+型接触层14的p型杂质的浓度是1.0×1015/cm3～1.0×1020/cm3。此外，源极层有时也被称为发射极层。
如图3所示，在IGBT区域10，与排列的3个有源沟槽栅极11相邻地排列3个哑沟槽栅极12。另外，与排列的3个哑沟槽栅极12相邻地排列3个有源沟槽栅极11。即，在IGBT区域10，有源沟槽栅极11的组与哑沟槽栅极12的组交替地排列。1个有源沟槽栅极11的组所包含的有源沟槽栅极11的数量只要大于或等于1即可。另外，1个哑沟槽栅极12的组所包含的哑沟槽栅极12的数量可以大于或等于1，也可以是0。即，在IGBT区域10设置的沟槽也可以全部是有源沟槽栅极11。
半导体衬底具有n-型漂移层1。n-型漂移层1例如具有砷或磷作为n型杂质。n-型漂移层1的n型杂质的浓度是1.0×1012/cm3～1.0×1015/cm3。在图4中，半导体衬底是从n+型源极层13及p+型接触层14至p型集电极层16的范围。在图4中，将n+型源极层13及p+型接触层14的纸面上端称为半导体衬底的上表面，将p型集电极层16的纸面下端称为半导体衬底的背面。背面是与上表面相反侧的面。
在IGBT区域10，在n-型漂移层1的上表面侧设置n型杂质的浓度比n-型漂移层1高的n型载流子积蓄层2。n型载流子积蓄层2例如具有砷或磷作为n型杂质。n型载流子积蓄层2的n型杂质的浓度是1.0×1013/cm3～1.0×1017/cm3。此外，也可以是在n型载流子积蓄层2的区域也设置n-型漂移层1而不设置n型载流子积蓄层2。能够通过n型载流子积蓄层2而降低在IGBT区域10流过电流时的通电损耗。也可以将n型载流子积蓄层2和n-型漂移层1合称为漂移层。
在n型载流子积蓄层2的形成方法中，首先，将n型杂质向具有n-型漂移层1的半导体衬底进行离子注入。然后，通过退火使注入的n型杂质在n-型漂移层1内扩散。此时，有时在n型载流子积蓄层2与n-型漂移层1之间的边界附近，杂质浓度平缓地发生变化。
在n型载流子积蓄层2的上表面侧设置有p型基极层15。p型基极层15例如具有硼或铝作为p型杂质。p型基极层15的p型杂质的浓度是1.0×1012/cm3～1.0×1019/cm3。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在p型基极层15的上表面侧与有源沟槽栅极11的栅极沟槽绝缘膜11b接触地设置n+型源极层13。在p型基极层15的上表面侧中的除n+型源极层13以外的区域设置有p+型接触层14。n+型源极层13及p+型接触层14构成半导体衬底的上表面。
此外，p+型接触层14是p型杂质的浓度比p型基极层15高的区域。在需要对p+型接触层14与p型基极层15进行区分的情况下，可以对它们单独进行称呼。也可以将p+型接触层14和p型基极层15合称为p型基极层。
在n-型漂移层1的背面侧设置有n型杂质的浓度比n-型漂移层1高的n型缓冲层3。n型缓冲层3是为了抑制在半导体装置100或半导体装置101处于断开状态时从p型基极层15向背面侧延伸的耗尽层发生穿通而设置的。n型缓冲层3例如是通过注入磷或质子而形成的。n型缓冲层3也可以通过注入磷及质子这两者而形成。n型缓冲层3的n型杂质的浓度是1.0×1014/cm3～1.0×1018/cm3。
此外，也可以是在图4所示的n型缓冲层3的区域也设置n-型漂移层1而不设置n型缓冲层3。也可以将n型缓冲层3和n-型漂移层1合称为漂移层。
在n型缓冲层3的背面侧设置有p型集电极层16。p型集电极层16例如具有硼或铝作为p型杂质。p型集电极层16的p型杂质的浓度是1.0×1016/cm3～1.0×1020/cm3。p型集电极层16构成半导体衬底的背面。p型集电极层16不仅设置于IGBT区域10，也设置于末端区域30。p型集电极层16中的在末端区域30设置的部分是p型末端集电极层16a。另外，p型集电极层16也可以设置为一部分从IGBT区域10伸出至二极管区域20。
沟槽从半导体衬底的上表面将p型基极层15贯通而到达n-型漂移层1。在有源沟槽栅极11处，栅极沟槽电极11a隔着栅极沟槽绝缘膜11b而与n-型漂移层1相对。在哑沟槽栅极12处，哑沟槽电极12a隔着哑沟槽绝缘膜12b而与n-型漂移层1相对。栅极沟槽绝缘膜11b与p型基极层15及n+型源极层13接触。如果向栅极沟槽电极11a施加栅极驱动电压，则在与栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体衬底的上表面中的未设置层间绝缘膜4的区域及层间绝缘膜4之上形成有阻挡金属5。阻挡金属5例如是包含钛的导电体。阻挡金属5也可以是氮化钛或将钛与硅合金化后的TiSi。阻挡金属5与n+型源极层13、p+型接触层14及哑沟槽电极12a欧姆接触而电连接。
在阻挡金属5之上设置发射极电极6。发射极电极6是在半导体衬底的上表面设置的第1电极。发射极电极6例如由铝硅类合金等铝合金形成。发射极电极6也可以是由多层的金属膜构成的电极。在多层的金属膜的情况下，例如在由铝合金形成的电极之上设置通过化学镀或电解镀形成的镀膜。通过化学镀或电解镀而形成的镀膜例如是镍镀膜。
在相邻的层间绝缘膜4之间等微小的区域，有时无法通过发射极电极6得到良好的填埋。在这种情况下，也可以将与发射极电极6相比填埋性良好的钨配置于微小的区域，在钨之上设置发射极电极6。另外，也可以在半导体衬底之上设置发射极电极6而不设置阻挡金属5。另外，也可以仅在n+型源极层13等n型的半导体层之上设置阻挡金属5。也可以将阻挡金属5和发射极电极6合称为发射极电极。在图4中，在哑沟槽电极12a之上未设置层间绝缘膜4。层间绝缘膜4也可以形成于哑沟槽电极12a之上。在这种情况下，只要在其它的剖面中将发射极电极6与哑沟槽电极12a电连接即可。
在p型集电极层16的背面侧设置集电极(collector)电极(electrode)7。集电极电极7是在半导体衬底的背面设置的第2电极。集电极电极7也可以与发射极电极6同样地由铝合金或铝合金与镀膜构成。另外，集电极电极7也可以是与发射极电极6不同的结构。集电极电极7与p型集电极层16欧姆接触，与p型集电极层16电连接。
在图5所示的B-B剖面中，与图4所示的A-A剖面不同，未出现n+型源极层13。即，n+型源极层13选择性地设置于p型基极层的上表面侧。此外，这里所说的p型基极层是指作为p型基极层15与p+型接触层14的合称的p型基极层。
图6是实施方式1涉及的二极管区域20的俯视图。图6是图1或图2所示的被虚线83包围的区域的放大图。图7是通过C-C直线将图6切断所得到的剖视图。图8是通过D-D直线将图6切断所得到的剖视图。二极管沟槽栅极21从二极管区域20的一端侧朝向相对的另一端侧而延伸。在二极管沟槽栅极21处，在形成于半导体衬底的沟槽内隔着二极管沟槽绝缘膜21b而设置二极管沟槽电极21a。
二极管沟槽电极21a隔着二极管沟槽绝缘膜21b而与n-型漂移层1相对。在相邻的2个二极管沟槽栅极21之间设置有p+型接触层24及p型阳极层25。p+型接触层24例如具有硼或铝作为p型杂质。p+型接触层24的p型杂质的浓度是1.0×1015/cm3～1.0×1020/cm3。p型阳极层25例如具有硼或铝作为p型杂质。p型杂质的浓度是1.0×1012/cm3～1.0×1019/cm3。p+型接触层24和p型阳极层25在二极管沟槽栅极21的长边方向上交替地设置。
二极管区域20与IGBT区域10同样地具有n-型漂移层1。二极管区域20的n-型漂移层1与IGBT区域10的n-型漂移层1是连续一体地构成的。在图7中，半导体衬底是从p+型接触层24至n+型阴极层26的范围。在图7中，将p+型接触层24的纸面上端称为半导体衬底的上表面，将n+型阴极层26的纸面下端称为半导体衬底的背面。二极管区域20的上表面与IGBT区域10的上表面共面。另外，二极管区域20的背面与IGBT区域10的背面共面。
在二极管区域20，也与IGBT区域10同样地，在n-型漂移层1的上表面侧设置有n型载流子积蓄层2，在n-型漂移层1的背面侧设置有n型缓冲层3。二极管区域20的n型载流子积蓄层2及n型缓冲层3呈与IGBT区域10的n型载流子积蓄层2及n型缓冲层3相同的结构。即使当在IGBT区域10设置n型载流子积蓄层2的情况下，也可以在二极管区域20不设置n型载流子积蓄层2。另外，也可以与IGBT区域10同样地，将n-型漂移层1、n型载流子积蓄层2及n型缓冲层3合称为漂移层。
在n型载流子积蓄层2的上表面侧设置有p型阳极层25。p型阳极层25设置于n-型漂移层1与半导体衬底的上表面之间。p型阳极层25与IGBT区域10的p型基极层15的p型杂质的浓度也可以相同。也可以同时形成p型阳极层25和p型基极层15。
在p型阳极层25的上表面侧设置有p+型接触层24。p+型接触层24的p型杂质的浓度可以与IGBT区域10的p+型接触层14的p型杂质相同，也可以不同。p+型接触层24构成半导体衬底的上表面。此外，p+型接触层24的p型杂质的浓度比p型阳极层25高。在需要对p+型接触层24和p型阳极层25进行区分的情况下，可以对它们单独进行称呼。也可以将p+型接触层24和p型阳极层25合称为p型阳极层。
在二极管区域20，在n型缓冲层3的背面侧设置有n+型阴极层26。n+型阴极层26设置于n-型漂移层1与半导体衬底的背面之间。n+型阴极层26例如具有砷或磷作为n型杂质。n+型阴极层26的n型杂质的浓度是1.0×1016/cm3～1.0×1021/cm3。n+型阴极层26设置于二极管区域20的一部分或全部。n+型阴极层26构成半导体衬底的背面。
此外，尽管未图示，但也可以在形成有n+型阴极层26的区域进一步选择性地注入p型杂质。由此，在n+型阴极层26的一部分设置p+型阴极层。也可以将n+型阴极层和p+型阴极层沿半导体衬底的背面交替地配置。这样的二极管被称为RFC(Relaxed Field ofCathode)二极管。
在二极管区域20，沟槽从半导体衬底的上表面将p型阳极层25贯通而到达n-型漂移层1。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b而与n-型漂移层1相对。
如图7所示，在二极管沟槽电极21a及p+型接触层24之上设置有阻挡金属5。阻挡金属5与二极管沟槽电极21a及p+型接触层24欧姆接触而电连接。阻挡金属5可以呈与IGBT区域10的阻挡金属5相同的结构。在阻挡金属5之上设置发射极电极6。在二极管区域20设置的发射极电极6与在IGBT区域10设置的发射极电极6连续地形成。
此外，也可以与IGBT区域10的情况同样地，不设置阻挡金属5而使二极管沟槽电极21a及p+型接触层24与发射极电极6欧姆接触。在图7中，在二极管沟槽电极21a之上不设置层间绝缘膜4。不限于此，也可以使层间绝缘膜4形成于二极管沟槽电极21a之上。在这种情况下，只要在其它剖面中将发射极电极6与二极管沟槽电极21a电连接即可。
在n+型阴极层26的背面侧设置集电极电极7。二极管区域20的集电极电极7与在IGBT区域10设置的集电极电极7连续地形成。集电极电极7与n+型阴极层26欧姆接触而电连接。
在图8所示的D-D剖面中，与图7所示的C-C剖面不同，未出现p+型接触层24。即，p型阳极层25构成半导体衬底的上表面。p+型接触层24选择性地设置于p型阳极层25的上表面侧。
如图7、8所示，在二极管区域20的n-型漂移层1中的比半导体衬底的厚度方向上的中心更靠背面侧设置寿命控制区域50。寿命控制区域50的晶体缺陷密度比n-型漂移层1的其它部分高，具有质子。其它部分是指比n-型漂移层1中的形成有晶体缺陷V的区域更靠上表面侧的部分。关于寿命控制区域50的详情，会在后面叙述。
图9是表示实施方式1涉及的IGBT区域10与二极管区域20之间的边界的结构的剖视图。此外，在图9中省略了寿命控制区域50。图9是通过G-G直线将图1或图2切断所得到的剖视图。在IGBT区域10设置的p型集电极层16从IGBT区域10与二极管区域20之间的边界起以距离U1的量伸出至二极管区域20侧。由此，能够使n+型阴极层26与有源沟槽栅极11之间的距离变大。由此，当在续流二极管动作时对栅极沟槽电极11a施加了栅极驱动电压的情况下，能够抑制电流从与IGBT区域10的有源沟槽栅极11相邻地形成的沟道流至n+型阴极层26。距离U1例如是100μm。此外，根据半导体装置100或半导体装置101的用途，距离U1也可以是零或小于100μm的距离。
图10、11是表示实施方式1涉及的末端区域30的结构的剖视图。图10是通过E-E直线将图1或图2切断所得到的剖视图。图11是通过F-F直线将图1切断所得到的剖视图。末端区域30具有n-型漂移层1。末端区域30的上表面及背面分别与IGBT区域10及二极管区域20的上表面及背面共面。另外，末端区域30的n-型漂移层1呈与IGBT区域10及二极管区域20的n-型漂移层1相同的结构。末端区域30、IGBT区域10及二极管区域20的n-型漂移层1是连续一体地形成的。
在末端区域30，在n-型漂移层1的上表面侧设置有p型末端阱层31。p型末端阱层31例如具有硼或铝作为p型杂质。p型末端阱层31的p型杂质的浓度是1.0×1014/cm3～1.0×1019/cm3。p型末端阱层31将单元区域包围。p型末端阱层31设置成多个环状。另外，在p型末端阱层31的更外缘侧设置n+型沟道截断层32。n+型沟道截断层32将p型末端阱层31包围。
在n-型漂移层1与半导体衬底的背面之间设置有p型末端集电极层16a。p型末端集电极层16a与在单元区域设置的p型集电极层16连续一体地形成。因此，也可以将p型末端集电极层16a包含在内而称为p型集电极层16。
就半导体装置100而言，二极管区域20与末端区域30相邻。在这样的结构中，如图11所示，p型末端集电极层16a的二极管区域20侧的端部设置为以距离U2的量伸出至二极管区域20。由此，能够使n+型阴极层26与p型末端阱层31之间的距离变大。因此，能够抑制p型末端阱层31作为二极管的阳极进行动作这一情况。距离U2例如是100μm。
在末端区域30，在半导体衬底的背面设置有集电极电极7。集电极电极7从单元区域至末端区域30而连续一体地形成。另一方面，在末端区域30，在半导体衬底的上表面设置与单元区域连续的发射极电极6和与发射极电极6分离的末端电极6a。
发射极电极6与末端电极6a经由半绝缘性膜33而电连接。半绝缘性膜33例如是sinSiN(semi-insulating Silicon Nitride)。末端电极6a与p型末端阱层31及n+型沟道截断层32经由在层间绝缘膜4形成的接触孔而电连接，该层间绝缘膜4设置于末端区域30的上表面。另外，在末端区域30设置有将发射极电极6、末端电极6a及半绝缘性膜33覆盖的末端保护膜34。末端保护膜34例如由聚酰亚胺形成。
接下来，对半导体装置100、101的制造方法进行说明。图12～23是表示实施方式1涉及的半导体装置的制造方法的图。图12～19示出形成半导体装置100或半导体装置101的上表面侧的工序，图20～23示出形成半导体装置100或半导体装置101的背面侧的工序。
首先，如图12所示，准备具有n-型漂移层1的半导体衬底。半导体衬底例如能够使用通过FZ(Floating Zone)法制作的所谓FZ晶片或通过MCZ(Magnetic appliedCZochralki)法制作的所谓MCZ晶片。半导体衬底只要是包含n型杂质的n型晶片即可。半导体衬底所包含的n型杂质的浓度根据半导体装置的耐压而适当选择。例如，就耐压为1200V的半导体装置而言，以n-型漂移层1的电阻率为40～120Ω·cm左右的方式调整n型杂质的浓度。
在准备半导体衬底的工序中，半导体衬底的整体成为n-型漂移层1。从这样的半导体衬底的上表面侧或背面侧注入p型或n型的杂质离子，通过热处理等使杂质离子在半导体衬底内扩散。由此，形成p型或n型的半导体层。
半导体衬底具有成为IGBT区域10及二极管区域20的区域。另外，尽管未图示，但在成为IGBT区域10及二极管区域20的区域的周围设置成为末端区域30的区域。以下，主要对IGBT区域10及二极管区域20的制造方法进行说明。关于末端区域30，可以通过公知的制造方法进行制作。例如，也可以在对IGBT区域10及二极管区域20进行加工之前，向末端区域30注入p型杂质离子，形成FLR作为耐压保持构造。另外，也可以在将p型杂质向IGBT区域10或二极管区域20进行离子注入时，同时向末端区域30注入p型杂质离子来形成。
接下来，如图13所示，从半导体衬底的上表面侧注入磷等n型杂质而形成n型载流子积蓄层2。另外，从半导体衬底的上表面侧注入硼等p型杂质而形成p型基极层15及p型阳极层25。n型载流子积蓄层2、p型基极层15及p型阳极层25是通过以下方式形成的，即，在向半导体衬底内注入了杂质离子之后，通过热处理使杂质离子扩散。
n型杂质及p型杂质是在对半导体衬底的上表面实施了掩模处理之后被离子注入的。因此，这些层选择性地形成于半导体衬底的上表面侧。n型载流子积蓄层2、p型基极层15及p型阳极层25在末端区域30与p型末端阱层31连接。此外，在掩模处理中，在半导体衬底之上涂敷抗蚀层，使用照相制版技术在抗蚀层的预先确定的区域形成开口。经由该开口而对半导体衬底的预先确定的区域实施离子注入或蚀刻。
p型基极层15及p型阳极层25也可以是通过同时将p型杂质进行离子注入而形成的。在这种情况下，p型基极层15与p型阳极层25的深度及p型杂质浓度相同。另外，也可以通过掩模处理，将p型杂质分别针对p型基极层15和p型阳极层25进行离子注入。由此，也可以使p型基极层15与p型阳极层25的深度或p型杂质浓度不同。
另外，p型末端阱层31也可以是与p型阳极层25同时地将p型杂质进行离子注入而形成的。在这种情况下，p型末端阱层31与p型阳极层25之间的深度及p型杂质浓度相同。另外，也可以将为了形成p型末端阱层31和p型阳极层25的一方或双方而使用的掩模设为网状。由此，能够变更开口率。因此，即使在同时进行离子注入而形成p型末端阱层31和p型阳极层25的情况下，也能够将p型末端阱层31与p型阳极层25之间的p型杂质浓度设为不同的浓度。
另外，也可以通过掩模处理对p型末端阱层31及p型阳极层25分别进行离子注入。由此，也可以使p型末端阱层31及p型阳极层25的深度或p型杂质浓度不同。也可以同时进行离子注入而形成p型末端阱层31、p型基极层15及p型阳极层25。
接下来，通过掩模处理向p型基极层15的上表面侧选择性地注入n型杂质。由此，如图14所示，形成n+型源极层13。注入的n型杂质例如是砷或磷。另外，通过掩模处理对p型基极层15的上表面侧选择性地注入p型杂质。由此，形成p+型接触层14。另外，向p型阳极层25的上表面侧选择性地注入p型杂质。由此，形成p+型接触层24。注入的p型杂质例如是硼或铝。
接下来，如图15所示，形成从半导体衬底的上表面侧将p型基极层15及p型阳极层25贯通而到达n-型漂移层1的沟槽8。将n+型源极层13贯通的沟槽8的侧壁构成n+型源极层13的一部分。作为沟槽8的形成方法，首先，在半导体衬底之上沉积出SiO2等氧化膜。接下来，通过掩模处理而在形成沟槽8的部分的氧化膜形成开口。接下来，将形成有开口的氧化膜作为掩模而对半导体衬底进行蚀刻。
在图15中，在IGBT区域10和二极管区域20，沟槽8的间距相同。在IGBT区域10和二极管区域20，沟槽8的间距也可以不同。沟槽8的间距能够通过掩模处理的掩模图案而适当变更。
接下来，如图16所示，在包含氧的气氛中对半导体衬底进行加热，在沟槽8的内壁及半导体衬底的上表面形成氧化膜9。在IGBT区域10的沟槽8形成的氧化膜9是栅极沟槽绝缘膜11b及哑沟槽绝缘膜12b。另外，在二极管区域20的沟槽8形成的氧化膜9是二极管沟槽绝缘膜21b。在半导体衬底的上表面形成的氧化膜9在后续的工序中被去除。
接下来，如图17所示，在沟槽8内通过CVD(chemical vapor deposition)等沉积掺杂了n型或p型杂质的多晶硅。由此，形成栅极沟槽电极11a、哑沟槽电极12a及二极管沟槽电极21a。
接下来，如图18所示，在栅极沟槽电极11a之上形成层间绝缘膜4。接下来，将在半导体衬底的上表面形成的氧化膜9去除。层间绝缘膜4例如是SiO2。接下来，通过掩模处理而在层间绝缘膜4形成接触孔。接触孔形成于n+型源极层13、p+型接触层14、p+型接触层24、哑沟槽电极12a及二极管沟槽电极21a之上。
接下来，如图19所示，在半导体衬底的上表面及层间绝缘膜4之上形成阻挡金属5。然后，在阻挡金属5之上形成发射极电极6。阻挡金属5是通过PVD(physical vapordeposition)或CVD对氮化钛进行制膜而形成的。
发射极电极6例如是通过溅射或蒸镀等PVD将铝硅类合金沉积于阻挡金属5之上而形成的。另外，也可以在铝硅类合金之上通过化学镀或电解镀进一步形成镍合金。用于形成镍合金的镀敷处理也可以在进行了半导体衬底的背面侧的加工之后实施。根据镀敷，能够容易地形成厚的金属膜作为发射极电极6。因此，能够使发射极电极6的热容量增加，提高耐热性。
接下来，如图20所示，对半导体衬底的背面侧进行磨削，将半导体衬底薄化为设计好的厚度。磨削后的半导体衬底的厚度例如是80μm～200μm。半导体衬底的厚度也可以根据半导体装置的耐压而决定。
接下来，如图21所示，从半导体衬底的背面侧注入n型杂质而形成n型缓冲层3。然后，从半导体衬底的背面侧注入p型杂质而形成p型集电极层16。n型缓冲层3也可以形成于IGBT区域10、二极管区域20及末端区域30。n型缓冲层3也可以仅形成于IGBT区域10或二极管区域20。
n型缓冲层3例如是通过注入磷离子而形成的。n型缓冲层3也可以是通过注入质子而形成的。n型缓冲层3还可以是通过注入质子和磷这两者而形成的。质子能够以低的加速能量从半导体衬底的背面注入至深的位置处。另外，能够通过改变加速能量而容易地变更质子的注入深度。在由质子形成n型缓冲层3时，也可以一边变更加速能量一边进行多次注入。由此，与由磷形成n型缓冲层3相比，能够在半导体衬底的厚度方向上形成宽度大的n型缓冲层3。
另外，磷与质子相比，能够提高作为n型杂质的激活率。通过由磷形成n型缓冲层3，从而即使是薄化后的半导体衬底，也能够可靠地抑制耗尽层穿通。为了使半导体衬底更加薄化，优选注入质子和磷这两者而形成n型缓冲层3。此时，质子与磷相比被注入至距离背面更深的位置处。
p型集电极层16例如是通过注入硼而形成的。p型集电极层16在末端区域30也被形成为p型末端集电极层16a。在从半导体衬底的背面侧进行了离子注入之后，通过对背面照射激光而进行激光退火，从而注入的硼激活。由此，形成p型集电极层16。此时，被从半导体衬底的背面注入至浅的位置处的用于n型缓冲层3的磷也同时被激活。
另一方面，质子在350℃～500℃这样的低的退火温度下被激活。因此，需要留意在注入了质子之后，在用于质子的激活的工序以外，使得半导体衬底整体不会成为比350℃～500℃高的温度。激光退火能够仅使半导体衬底的背面附近成为高温。因此，即使在注入了质子之后，也能够用于n型杂质或p型杂质的激活。
接下来，如图22所示，在二极管区域20形成n+型阴极层26。n+型阴极层26例如是通过注入磷而形成的。磷被从背面侧通过掩模处理而选择性地注入。由此，p型集电极层16与n+型阴极层26之间的边界被设定于从IGBT区域10与二极管区域20之间的边界算起在二极管区域20侧距离U1的位置处。用于形成n+型阴极层26的n型杂质的注入量比用于形成p型集电极层16的p型杂质的注入量多。
在图22中，p型集电极层16与n+型阴极层26的从背面算起的深度相同。实际上，n+型阴极层26的深度大于或等于p型集电极层16的深度。在形成n+型阴极层26的区域，需要向注入了p型杂质的区域注入n型杂质而设为n型半导体。因此，在形成n+型阴极层26的整个区域，使注入的n型杂质的浓度高于p型杂质的浓度。
此外，在图21、22所示的制造工序中，省略了形成寿命控制区域50的工序。关于寿命控制区域50的形成方法，会在后面叙述。
接下来，如图23所示，在半导体衬底的背面形成集电极电极7。集电极电极7遍及IGBT区域10、二极管区域20及末端区域30的整个背面而形成。另外，集电极电极7也可以遍及半导体衬底即n型晶片的整个背面而形成。集电极电极7例如是通过溅射或蒸镀等PVD来沉积铝硅类合金或钛等形成的。集电极电极7也可以是使铝硅类合金、钛、镍或金等多个金属层叠而形成的。另外，也可以在通过PVD形成的金属膜之上通过化学镀或电解镀使金属膜层叠而形成集电极电极7。
通过以上这样的工序而制作半导体装置100或半导体装置101。在1片n型晶片以矩阵状制作出多个半导体装置100或半导体装置101。通过激光切割或刀具切割将晶片切分成单个的半导体装置，由此完成半导体装置100或半导体装置101。
接下来，对本实施方式涉及的寿命控制区域50进行说明。图24是对实施方式1涉及的寿命控制区域50进行说明的图。寿命控制区域50在二极管区域20设置于比半导体衬底的厚度方向上的中心M1更靠背面侧处。就寿命控制区域50而言，晶体缺陷V的每单位体积的密度高于n-型漂移层1的除寿命控制区域50以外的部分。晶体缺陷V也被称为载流子陷阱。
在图24中示出了与二极管区域的深度方向上的位置相对的质子密度d1和缺陷密度d2。n-型漂移层1在深度方向的一部分的区域51具有质子即氢离子。晶体缺陷V是通过从半导体衬底的背面侧注入质子而形成的。区域51对应于在注入了质子时质子所停止的区域。另一方面，质子穿过的区域的质子密度d1大致为零。另外，如作为缺陷密度d2所示的那样，晶体缺陷V形成于质子所停止的区域51及穿过的区域这两者。
另外，在图24中示出了与二极管区域20的深度方向上的位置相对的载流子密度。C0示出没有寿命控制区域50的情况下的载流子密度。C1示出存在寿命控制区域50的情况下的载流子密度。通过寿命控制区域50，能够减少在二极管的正向动作时在从半导体衬底的背面至n-型漂移层1的厚度方向上的中心M1为止的区域积蓄的载流子。由此，就在电流密度及载流子密度高的RC-IGBT中内置的二极管而言，在恢复动作时耗尽层容易延伸。因此，能够有效地减小恢复动作时的尾电流，能够降低恢复损耗Err。
如上所述，通过注入质子而在半导体衬底形成晶体缺陷V。晶体缺陷V如果通过热处理而激活即施主化，则与氧O及氢H进行结合而形成VOH复合缺陷。VOH复合缺陷作为n型起作用。因此，通过热处理而注入了质子的区域作为n型半导体层起作用。
即，在晶体缺陷V未被施主化而是残留下来的情况下，晶体缺陷V发挥寿命控制的功能。在使晶体缺陷V进行了施主化的情况下，晶体缺陷V的寿命控制的功能丧失。被施主化的晶体缺陷V作为n型层起作用，因此，能够作为n型缓冲层3起作用。n型缓冲层3在n-型漂移层1的背面侧设置于比n+型阴极层26更深的位置处。n型缓冲层3抑制耗尽层从p型阳极层25与n-型漂移层1之间的PN结向n+型阴极层26侧的延伸。
n-型漂移层1的施主浓度的最大值是1.0×1012/cm3～1.0×1015/cm3。另外，寿命控制区域50的施主浓度的最大值小于或等于1.0×1015/cm3，n型缓冲层3的施主浓度的最大值是1.0×1014/cm3～1.0×1018/cm3。此外，它们的浓度表示通过热处理而激活后的浓度。
图25是对实施方式1涉及的施主浓度进行说明的图。图25的横轴表示从半导体衬底的背面算起的深度。优选寿命控制区域50的施主浓度的最大值小于或等于1.0×1015/cm3。另外，优选寿命控制区域50的施主浓度的最大值小于或等于n-型漂移层1中的除寿命控制区域50以外的部分的施主浓度的10倍。这里，n-型漂移层1中的除寿命控制区域50以外的部分表示n-型漂移层1中的与形成有晶体缺陷V的区域相比更靠上表面侧的部分。根据该条件，寿命控制区域50的施主浓度足够低，能够充分地进行寿命控制。即，在本实施方式中，通过抑制质子的施主化而使晶体缺陷V残留下来，从而能够充分地发挥寿命控制区域50的功能。
另外，n型缓冲层3的施主浓度可以大于或等于寿命控制区域50的施主浓度的最大值的50倍。此时，n型缓冲层3的施主浓度足够高，能够充分地抑制耗尽层的延伸。即，能够使n型缓冲层3作为场截止层起作用。此时，n-型漂移层1的寿命控制区域50起不到场截止层的作用。各层的浓度能够在上述的浓度范围中自由地变更。
接下来，对寿命控制区域50及n型缓冲层3的形成方法进行说明。作为半导体装置100或半导体装置101的制造方法，如上所述，首先，实施半导体衬底的上表面侧的形成工序。这里，形成在n型的半导体衬底中的IGBT区域10的上表面侧设置的p型基极层15、在p型基极层15的上表面侧设置的n+型源极层13和在半导体衬底中的二极管区域20的上表面侧设置的p型阳极层25。这些层是通过从半导体衬底的上表面侧注入施主杂质或受主杂质后进行加热而形成的。
接下来，实施半导体衬底的背面侧的形成工序。首先，从二极管区域20的背面侧以第1加速能量注入质子。接下来，从二极管区域20的背面侧以小于第1加速能量的第2加速能量注入质子。接下来，在小于350℃的温度下对以第1加速能量注入了质子的区域进行加热而形成寿命控制区域50。将该加热称为第1加热。接下来，在大于或等于350°的温度下对以第2加速能量注入了质子的区域进行加热而形成n型缓冲层3。将该加热称为第2加热。n型缓冲层3在半导体衬底的厚度方向上形成于n+型阴极层26与寿命控制区域50之间。
优选第1加热使用电炉。寿命控制区域50在电炉中在小于350°的温度下加热。质子通过以350°～500°的温度进行加热而激活。能够通过低温的不激活的温度下的加热而抑制由通电时的自发热引起的电气特性的变化。
优选第2加热使用激光退火。在n型缓冲层3中为了抑制耗尽层的延伸，使注入的质子激活。此时，以不将热传导给被注入至寿命控制区域50的质子的方式，仅对半导体衬底的背面的表层局部地进行加热。根据激光退火，能够局部地进行加热。与n型缓冲层3的质子的注入深度匹配地对激光退火的照射时间及温度进行调整。由此，能够使n型缓冲层3的质子激活，而不使寿命控制区域50的质子激活。
第1加热和第2加热的顺序可以自由地变更。另外，寿命控制区域50和n型缓冲层3的质子的注入顺序也可以自由地变更。并且，寿命控制区域50和n型缓冲层3的质子的注入不需要连续地进行。也可以在注入了n型缓冲层3的质子之后进行第2加热，然后向寿命控制区域50注入质子，进行第1加热。另外，也可以根据需要而删除第1加热的工序。
在质子注入工序中，也可以还向IGBT区域10注入质子。由此，能够在IGBT区域10也形成寿命控制区域50及n型缓冲层3。另外，也可以在IGBT区域10不形成寿命控制区域50而仅形成n型缓冲层3。
接下来，形成在IGBT区域10的背面侧设置的p型集电极层16和在二极管区域20中的n型缓冲层3的背面侧设置的n+型阴极层26。p型集电极层16是通过注入受主杂质后进行加热而形成的。n+型阴极层26是通过注入施主杂质后进行加热而形成的。p型集电极层16、n+型阴极层26、n型缓冲层3、寿命控制区域50的注入及加热的顺序能够自由地变更。
从制造上的理由出发，优选n型缓冲层3与寿命控制区域50同样地是通过注入质子而形成的。但是，如上所述，也可以从二极管区域20的背面侧比寿命控制区域50浅地注入施主，对注入了施主的区域进行加热，在寿命控制区域50的背面侧形成n型缓冲层3。用于形成n型缓冲层3的施主杂质例如是磷。
作为本实施方式的第1变形例，在半导体衬底的厚度方向上，寿命控制区域50的晶体缺陷密度的峰值位置与半导体衬底的厚度方向上的中心M1之间的距离也可以小于晶体缺陷密度的峰值位置与半导体衬底的背面之间的距离。通过将寿命控制区域50的晶体缺陷密度的峰值位置设计在半导体衬底的厚度方向上的中心M1的附近，从而能够大范围地形成晶体缺陷V。因此，能更进一步降低恢复损耗Err。
晶体缺陷密度的峰值位置能够通过对质子的注入位置进行变更而进行调整。质子的注入位置能够通过对质子注入时的加速电压进行变更而进行调整。例如加速电压越高，则能够将质子注入至距离背面越深的位置。
作为本实施方式的第2变形例，半导体衬底的厚度也可以小于或等于180μm。图26是对硅中的质子的射程进行说明的图。在图26中示出了与质子的加速能量相对的硅中的质子的射程的计算值。在使用通常的注入装置以加速能量2000KeV向硅中注入质子的情况下，从半导体衬底的背面至质子的峰值位置为止的距离最大为45μm左右。此时，只要将半导体衬底的厚度设为小于或等于180μm，就能够形成有效的寿命控制区域50。半导体衬底的厚度能够通过对背面的切削量进行变更而进行调整。
作为本实施方式的第3变形例，半导体衬底也可以由宽带隙半导体形成。宽带隙半导体例如是碳化硅、氮化镓类材料或金刚石。根据本实施方式，半导体衬底由宽带隙半导体形成，即使在高温下进行动作的情况下，也能够有效地减小恢复动作时的尾电流。
这些变形能够适当地应用于以下的实施方式涉及的半导体装置及半导体装置的制造方法。此外，关于以下的实施方式涉及的半导体装置及半导体装置的制造方法，由于与实施方式1之间的共通点多，因而以与实施方式1之间的不同点为中心进行说明。
实施方式2
图27是实施方式2涉及的二极管区域的剖视图。在本实施方式中，p型阳极层25的受主浓度比p型基极层15低。其它结构与实施方式1的结构相同。图28是对实施方式2涉及的载流子密度进行说明的图。在图28中示出了与二极管区域20a的深度方向的位置相对的载流子密度。相对于p型阳极层25为高浓度的情况下的载流子密度C2，p型阳极层25为低浓度的情况下的载流子密度C3在上表面侧变低。
在本实施方式中，能够减少在二极管动作时注入至二极管区域20a的空穴的量。因此，与实施方式1相比，二极管区域20a的上表面侧的载流子密度下降。因此，能够进一步降低恢复损耗Err。此外，如图27所示，也可以不设置n型载流子积蓄层2。
通过使注入至p型基极层15的受主浓度低于注入至p型阳极层25的受主浓度，从而能够在激活后使p型阳极层25的受主浓度低于p型基极层15。p型基极层15和p型阳极层25都远离半导体衬底的上表面。因此，优选通过电炉中的加热进行激活。
实施方式3
图29是表示实施方式3涉及的IGBT区域10和二极管区域20之间的边界的结构的剖视图。在本实施方式中，在IGBT区域10中的比半导体衬底的厚度方向上的中心M1更靠背面侧处设置寿命控制区域50。在IGBT区域10，就寿命控制区域50而言，晶体缺陷密度也高于n-型漂移层1的除寿命控制区域50以外的部分，具有质子。其它结构与实施方式1的结构相同。此外，如图29所示，n型载流子积蓄层2也可以设置于IGBT区域10而不设置于二极管区域20。
在本实施方式中，能够减少在半导体装置的截止时在IGBT区域10的耗尽层延伸时排出的残留载流子。因此，也能够降低截止损耗Eoff。
此外，各实施方式中说明过的技术特征也可以适当地组合使用。
标号的说明
1n-型漂移层，2n型载流子积蓄层，3n型缓冲层，4层间绝缘膜，5阻挡金属，6发射极电极，6a末端电极，7集电极电极，8沟槽，9氧化膜，10IGBT区域，11有源沟槽栅极，11a栅极沟槽电极，11b栅极沟槽绝缘膜，12哑沟槽栅极，12a哑沟槽电极，12b哑沟槽绝缘膜，13n+型源极层，14p+型接触层，15p型基极层，16p型集电极层，16a p型末端集电极层，20二极管区域，20a二极管区域，21二极管沟槽栅极，21a二极管沟槽电极，21b二极管沟槽绝缘膜，24p+型接触层，25p型阳极层，26n+型阴极层，30末端区域，31p型末端阱层，32n+型沟道截断层，33半绝缘性膜，34末端保护膜，40焊盘区域，41控制焊盘，41a电流感测焊盘，41b开尔文发射极焊盘，41c栅极焊盘，41d温度感测二极管焊盘，50寿命控制区域，51区域，100半导体装置，101半导体装置，V晶体缺陷。

Claims (11)

1.一种半导体装置，其特征在于，具有：
半导体衬底，其具有IGBT区域和二极管区域；
第1电极，其设置于所述半导体衬底的上表面；以及
第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，
所述二极管区域具有：
n型的漂移层；
p型的阳极层，其设置于所述漂移层的上表面侧；以及
n型的阴极层，其设置于所述漂移层的背面侧，
在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，
所述第1寿命控制区域的施主浓度的最大值小于或等于1.0×1015/cm3。
2.一种半导体装置，其特征在于，具有：
半导体衬底，其具有IGBT区域和二极管区域；
第1电极，其设置于所述半导体衬底的上表面；以及
第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，
所述二极管区域具有：
n型的漂移层；
p型的阳极层，其设置于所述漂移层的上表面侧；以及
n型的阴极层，其设置于所述漂移层的背面侧，
在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，
所述第1寿命控制区域的施主浓度的最大值小于或等于所述漂移层的所述其它部分的施主浓度的10倍。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述漂移层的背面侧，在比所述阴极层深的位置处设置n型的缓冲层，
所述缓冲层的施主浓度大于或等于所述第1寿命控制区域的施主浓度的最大值的50倍。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
在所述半导体衬底的厚度方向上，所述第1寿命控制区域的晶体缺陷密度的峰值位置与所述半导体衬底的厚度方向上的中心之间的距离小于所述峰值位置与所述半导体衬底的背面之间的距离。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述半导体衬底的厚度小于或等于180μm。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述IGBT区域在所述半导体衬底的上表面侧具有p型的基极层，
所述阳极层的受主浓度比所述基极层低。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
在所述IGBT区域中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第2寿命控制区域。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述半导体衬底由宽带隙半导体形成。
9.根据权利要求8所述的半导体装置，其特征在于，
所述宽带隙半导体是碳化硅、氮化镓类材料或金刚石。
10.一种半导体装置的制造方法，其特征在于，
形成在n型的半导体衬底中的IGBT区域的上表面侧设置的p型的基极层、在所述基极层的上表面侧设置的n型的源极层和在所述半导体衬底中的二极管区域的上表面侧设置的p型的阳极层，
从所述二极管区域的与所述上表面相反侧的背面侧以第1加速能量注入质子，
从所述二极管区域的背面侧以小于所述第1加速能量的第2加速能量注入质子，
在小于350℃的温度下对以所述第1加速能量注入了质子的区域进行加热而形成寿命控制区域，
在大于或等于350°的温度下对以所述第2加速能量注入了质子的区域进行加热，在所述寿命控制区域的背面侧形成n型的缓冲层，
形成在所述IGBT区域的背面侧设置的p型的集电极层和在所述二极管区域中的所述缓冲层的背面侧设置的n型的阴极层。
11.一种半导体装置的制造方法，其特征在于，
形成在n型的半导体衬底中的IGBT区域的上表面侧设置的p型的基极层、在所述基极层的上表面侧设置的n型的源极层和在所述半导体衬底中的二极管区域的上表面侧设置的p型的阳极层，
从所述二极管区域的与所述上表面相反侧的背面侧以第1加速能量注入质子，
在小于350℃的温度下对以所述第1加速能量注入了质子的区域进行加热而形成寿命控制区域，
从所述二极管区域的背面侧比所述寿命控制区域浅地注入施主，
对注入了所述施主的区域进行加热，在所述寿命控制区域的背面侧形成n型的缓冲层，
形成在所述IGBT区域的背面侧设置的p型的集电极层和在所述二极管区域中的所述缓冲层的背面侧设置的n型的阴极层。
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