WO2019198182A1 - 半導体装置、半導体ウエハおよび半導体装置の製造方法 - Google Patents

半導体装置、半導体ウエハおよび半導体装置の製造方法 Download PDF

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慎一 田渕
保夫 阿多
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三菱電機株式会社
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    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to a semiconductor device, a semiconductor wafer, and a method for manufacturing a semiconductor device.
  • Patent Document 1 discloses a lifetime evaluation TEG (Test Element Group) and an evaluation method that can directly evaluate the lifetime of a carrier in a product wafer.
  • the lifetime value is estimated by comparing the on-voltage values given by the actual TEG measurement and simulation.
  • the lifetime of the carrier is generally an important factor related to various characteristics of the power device.
  • the lifetime is evaluated in the final step of the manufacturing process, there is a problem that prompt feedback is difficult.
  • some characteristic value or alternative value obtained by adding a plurality of manufacturing parameters may be measured. In this case, it may be difficult to improve the accuracy of evaluation.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a semiconductor device, a semiconductor wafer, and a manufacturing method of the semiconductor device that can easily determine the depth of the lifetime control layer.
  • a semiconductor device includes a semiconductor substrate having an effective region through which a main current flows, an ineffective region surrounding the effective region, a top electrode layer provided on an upper surface of the semiconductor substrate, A back electrode layer provided on the back surface, and the semiconductor substrate is provided in the effective region and has a lifetime control layer having a higher crystal defect density than the surroundings, and a measurement provided on the upper surface side of the ineffective region.
  • a crystal defect layer provided in the ineffective region and having a crystal defect density higher than that of the surrounding area
  • the upper surface electrode layer includes a plurality of measurement electrodes provided on the measurement layer
  • the measurement layer has a conductive layer at least in a portion where the plurality of measurement electrodes are provided, and the crystal defect layer is provided between the plurality of measurement electrodes when viewed from a direction perpendicular to the upper surface of the semiconductor substrate. It is done.
  • a method of manufacturing a semiconductor device forms, on a semiconductor substrate, an effective region in which a main current flows and an ineffective region surrounding the effective region and having a measurement layer formed on the upper surface side.
  • a plurality of measurement electrodes are formed on the upper surface of the semiconductor substrate, an upper surface electrode layer is formed on the upper surface of the semiconductor substrate, and a rear surface electrode layer is formed on the rear surface of the semiconductor substrate.
  • a crystal defect layer is formed between the plurality of measurement electrodes when viewed from a direction perpendicular to the upper surface of the semiconductor substrate, the mask is removed, and a resistance value between the plurality of measurement electrodes after proton irradiation is measured.
  • the measurement layer is provided with at least the plurality of measurement electrodes. Conductive layer is formed.
  • the resistance value or current value of the measurement layer can be measured using a plurality of measurement electrodes.
  • proton implantation is performed such that, for example, a crystal defect layer is formed in the measurement layer when the lifetime control layer is formed at a target depth.
  • the resistance value or current value of the measurement layer varies.
  • the depth of the lifetime control layer can be easily determined from the resistance value or current value of the measurement layer.
  • the lifetime control layer is formed in the effective region by irradiating protons from above the mask, and for example, the crystal defect layer is formed in the measurement layer in the ineffective region.
  • the resistance value or current value of the measurement layer varies. For this reason, the depth of the lifetime control layer can be easily determined by measuring the resistance value or current value of the measurement layer using a plurality of measurement electrodes.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
  • 8 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. It is a figure which shows the state in which the lifetime control layer was formed shallower than the target depth.
  • 6 is a plan view of a semiconductor wafer according to a modification of the first embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a third embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a modification of the third embodiment.
  • FIG. 1 is a cross-sectional view of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 includes a semiconductor substrate 10, a top electrode layer 40 provided on the top surface of the semiconductor substrate 10, and a back electrode layer 46 provided on the back surface of the semiconductor substrate 10.
  • the semiconductor substrate 10 has an effective area 10c through which a main current flows and an ineffective area 10d surrounding the effective area 10c.
  • the effective area 10c is an area having circuit elements that contribute to energization.
  • the effective region 10c is provided with an IGBT (Insulated Gate Bipolar Transistor) region 10a and a diode region 10b.
  • the semiconductor device 100 is an RC (Reverse-conducting) -IGBT.
  • the invalid area 10d is an area other than the effective area 10c, and no circuit element is formed.
  • the invalid area 10d may be a dicing line area.
  • an n-type drift layer 16 is provided on the upper surface side of the semiconductor substrate 10.
  • An n-type carrier storage layer 18 is provided on the upper surface side of the drift layer 16.
  • a P-type base layer 20 is provided on the upper surface side of the carrier storage layer 18.
  • a P-type diffusion layer 28 is provided on the upper surface side of the base layer 20.
  • the n-type is the first conductivity type
  • the p-type is the second conductivity type.
  • the p-type may be the first conductivity type
  • the n-type may be the second conductivity type.
  • Gate electrodes 24 are provided on both sides of the diffusion layer 28.
  • the gate electrode 24 is embedded in the semiconductor substrate 10.
  • the gate electrode 24 is exposed from the upper surface of the semiconductor substrate 10. Further, the gate electrode 24 extends below the interface between the drift layer 16 and the carrier storage layer 18.
  • the gate electrode 24 is covered with the gate insulating film 22.
  • an n-type emitter layer 26 is provided on both sides of each gate electrode 24.
  • the diffusion layer 28 is sandwiched between the emitter layers 26 via the base layer 20.
  • An n-type buffer layer 14 is provided on the back side of the semiconductor substrate 10.
  • a collector layer 12 is provided on the back side of the buffer layer 14.
  • the structure on the upper surface side of the semiconductor substrate 10 is the same as that of the IGBT region 10a except that the emitter layer 26 is not provided.
  • the base layer 20 corresponds to an anode.
  • the structure on the back surface side of the semiconductor substrate 10 is the same as that of the IGBT region 10a except that the collector layer 12 is not provided.
  • the buffer layer 14 corresponds to a cathode.
  • a drift layer 16 that is an n-type semiconductor layer is provided on the upper surface side of the semiconductor substrate 10.
  • a p-type conductive layer 28 d is formed on the upper surface side of the drift layer 16.
  • the conductive layer 28d is the same layer as the diffusion layer 28.
  • a measurement layer 30 for determining the depth of a lifetime control layer 50 described later is provided in the invalid region 10d.
  • the measurement layer 30 is provided on the upper surface side of the invalid region 10d.
  • the measurement layer 30 includes a first measurement layer 31 and a second measurement layer 32. In the present embodiment, the first measurement layer 31 and the second measurement layer 32 are conductive layers 28d.
  • the structure on the back surface side of the semiconductor substrate 10 is the same as that of the diode region 10b.
  • an insulating layer 39 is provided on the gate electrode 24.
  • the upper electrode layer 40 has an emitter electrode 42 provided on the upper surface of the semiconductor substrate 10 and the insulating layer 39 in the effective region 10c.
  • the upper electrode layer 40 includes a plurality of measurement electrodes 44 provided on the measurement layer 30. Two measurement electrodes 44 are provided on the first measurement layer 31. Similarly, two measurement electrodes 44 are provided on the second measurement layer 32.
  • the lifetime control layer 50 is provided in the diode region 10b of the effective region 10c.
  • the lifetime control layer 50 has a higher crystal defect density than the surroundings.
  • the lifetime control layer 50 may have a crystal defect density higher than that of the drift layer 16 other than the lifetime control layer 50.
  • the lifetime control layer 50 is formed to improve the diode characteristics of the RC-IGBT.
  • the lifetime control layer 50 is a layer in which crystal defects are induced so as to recombine carriers and suppress the lifetime.
  • the lifetime control layer 50 is formed by irradiation with charged particles or the like.
  • the lifetime control layer 50 is provided in the drift layer 16. Further, when the RC-IGBT surface structure is formed, the lifetime control layer 50 is preferably formed only in a portion deeper than the surface structure of the diode region 10b.
  • the surface structure includes a carrier storage layer 18, a base layer 20, a gate insulating film 22, a gate electrode 24, an emitter layer 26, a diffusion layer 28, and an insulating layer 39.
  • the lifetime control layer 50 may be formed near the lower end of the gate electrode 24 that is in the vicinity of the interface with the anode.
  • a crystal defect layer is provided in the invalid region 10d.
  • the crystal defect layer includes a first crystal defect layer 51 provided in the first measurement layer 31 and a second crystal defect layer 52 provided immediately below the second measurement layer 32. That is, the crystal defect layer is provided in the first measurement layer 31 and is not provided in the second measurement layer 32. Further, the first crystal defect layer 51 and the second crystal defect layer 52 are respectively provided between the plurality of measurement electrodes 44 when viewed from the direction perpendicular to the upper surface of the semiconductor substrate 10.
  • the first crystal defect layer 51 and the second crystal defect layer 52 have a higher crystal defect density than the surroundings.
  • the first crystal defect layer 51 may have a crystal defect density higher than that of the first measurement layer 31 other than the first crystal defect layer 51.
  • the second crystal defect layer 52 may have a crystal defect density higher than that of the drift layer 16 other than the second crystal defect layer 52.
  • the first crystal defect layer 51 and the second crystal defect layer 52 are formed in the same process as the lifetime control layer 50.
  • the first crystal defect layer 51 and the second crystal defect layer 52 are provided above the lifetime control layer 50.
  • FIG. 2 is a cross-sectional view illustrating the method for manufacturing the semiconductor device 100 according to the first embodiment.
  • the effective region 10c and the invalid region 10d in which the measurement layer 30 is formed on the upper surface side are formed on the semiconductor substrate 10.
  • the upper electrode layer 40 is formed on the upper surface of the semiconductor substrate 10.
  • a plurality of measurement electrodes 44 are formed on the measurement layer 30.
  • the resistance value between the measurement electrodes 44 is measured.
  • the resistance value between the measurement electrodes 44 on the first measurement layer 31 and the resistance value between the measurement electrodes 44 on the second measurement layer 32 are measured.
  • the resistance values of the first measurement layer 31 and the second measurement layer 32 before proton irradiation are obtained.
  • the resistance value measured here is, for example, the sheet resistance of the first measurement layer 31 and the second measurement layer 32.
  • the current values of the first measurement layer 31 and the second measurement layer 32 before proton irradiation may be measured.
  • a mask 82 is formed on the upper surface electrode layer 40.
  • the mask 82 is an irradiation mask for proton irradiation.
  • a shielding plate 80 is provided between the upper electrode layer 40 and the mask 82.
  • the shielding plate 80 is also called an absorber. The shielding plate 80 adjusts the proton range.
  • the mask 82 is thicker, a region where crystal defects are induced by proton irradiation is formed at a shallower position of the semiconductor substrate 10. Therefore, the mask 82 is formed thin in the diode region 10b in which the lifetime control layer 50 is formed below the surface structure in the drift layer 16. In addition, the mask 82 is formed thick in the ineffective region 10 d where the crystal defect layer is formed at a position closer to the upper surface of the semiconductor substrate 10 than the lifetime control layer 50. That is, the height of the mask 82 from the upper surface of the semiconductor substrate 10 is higher on the measurement layer 30 than the diode region 10b. Similarly, the mask 82 is formed thick in the IGBT region 10a where the lifetime control layer 50 is not formed.
  • the difference T3 in the thickness of the mask 82 between the IGBT region 10a and the diode region 10b is such that the lifetime control layer 50 is formed at a target depth of the diode region 10b, and the lifetime control layer 50 is not formed in the IGBT region.
  • the mask 82 is provided with a recess 82 a at a position directly above the first crystal defect layer 51, and a recess 82 b at a position immediately above the second crystal defect layer 52.
  • the depth of the recess 82a is T1
  • the depth of the recess 82b is T2 which is larger than T1.
  • the thickness difference T3-T1 of the mask 82 is set so that the first crystal defect layer 51 is formed in the first measurement layer 31 when the lifetime control layer 50 is formed to a target depth.
  • the difference T2-T1 in the thickness of the mask 82 is that when the first crystal defect layer 51 is formed in the first measurement layer 31, the second crystal defect layer 52 is formed below the second measurement layer 32. Is set as follows.
  • the irradiated proton destroys the crystal of the semiconductor substrate 10. This induces crystal defects.
  • the lifetime control layer 50 is formed in the diode region 10b.
  • the first crystal defect layer 51 and the second crystal defect layer 52 are formed at positions overlapping the recesses 82 a and 82 b when viewed from the direction perpendicular to the upper surface of the semiconductor substrate 10. That is, a crystal defect layer is formed between the plurality of measurement electrodes 44 when viewed from the direction perpendicular to the upper surface of the semiconductor substrate 10.
  • the proton irradiation depth is changed depending on the position by using the mask 82 having irregularities.
  • the lifetime control layer 50 that is originally formed in a portion deeper than the surface structure can be formed as the first crystal defect layer 51 and the second crystal defect layer 52 near the surface of the semiconductor substrate 10.
  • the first crystal defect layer 51 is formed in the first measurement layer 31 and the second crystal defect layer 52 is formed below the second measurement layer 32 due to the difference in depth T2-T1 between the recesses 82a and 82b. . That is, the second crystal defect layer 52 is formed at a deeper position than the first crystal defect layer 51.
  • the mask is removed.
  • the resistance value between the plurality of measurement electrodes 44 is measured. Thereby, the resistance values of the first measurement layer 31 and the second measurement layer 32 after proton irradiation are obtained. Further, the current values of the first measurement layer 31 and the second measurement layer 32 after proton irradiation may be measured.
  • FIG. 2 shows a state in which the lifetime control layer 50 can be formed at a target depth.
  • a crystal defect layer is formed in the first measurement layer 31, and no crystal defect layer is formed in the second measurement layer 32.
  • the resistance values of the first measurement layer 31 and the second measurement layer 32 are compared before and after proton irradiation, the measurement value of the first measurement layer 31 varies, and the measurement value of the second measurement layer 32 does not vary.
  • FIG. 3 is a diagram showing a state in which the lifetime control layer 50 is formed shallower than the target depth.
  • the lifetime control layer 50 is formed in the carrier storage layer 18, for example.
  • the crystal defect layer is formed at a shallower position than in the case shown in FIG. For this reason, the first crystal defect layer 51 is not formed on the semiconductor substrate 10.
  • the second crystal defect layer 52 is formed in the second measurement layer 32, for example. For this reason, when the resistance values of the first measurement layer 31 and the second measurement layer 32 are compared before and after proton irradiation, the measurement value of the first measurement layer 31 does not vary, and the measurement value of the second measurement layer 32 varies.
  • the crystal defect layer is formed at a deeper position in the invalid region 10d than in the case shown in FIG. For this reason, the first crystal defect layer 51 and the second crystal defect layer 52 are formed in the drift layer 16. That is, no crystal defect layer is formed in the first measurement layer 31 and the second measurement layer 32. For this reason, when the resistance values of the first measurement layer 31 and the second measurement layer 32 are compared before and after proton irradiation, the measurement values of the first measurement layer 31 and the second measurement layer 32 do not vary.
  • the lifetime control layer 50 is formed to the target depth.
  • the measured value of the 2nd measurement layer 32 fluctuates, it determines with the lifetime control layer 50 having been formed shallower than the target depth. Further, when the measured values of the first measurement layer 31 and the second measurement layer 32 do not change, it is determined that the lifetime control layer 50 is formed deeper than the target depth.
  • the back electrode layer 46 is formed on the back surface of the semiconductor substrate 10.
  • the back electrode layer 46 may be formed before the lifetime control layer 50 is formed.
  • the resistance value or current value is measured immediately before and after proton irradiation. For this reason, only the influence of proton irradiation can be determined. Therefore, the accuracy of evaluation can be improved.
  • the lifetime control layer 50 may be formed in the IGBT region 10a.
  • the semiconductor device 100 is not limited to the RC-IGBT, and may be a vertical semiconductor device such as an IGBT or a diode, and the manufacturing process may include a proton irradiation process.
  • the lifetime control layer 50 may be formed not only by proton irradiation but also by helium particle irradiation, electron beam irradiation, or the like.
  • the thickness of the measurement layer 30 is the same as the thickness of the diffusion layer 28.
  • the first crystal defect layer 51 is formed in the first measurement layer 31 when the irradiation depth is within the target range, and the first measurement layer 31 has the first irradiation layer when the irradiation depth is outside the target range.
  • the thickness of the first measurement layer 31 may be set so that the one crystal defect layer 51 is not formed.
  • the conductive layer 28d is not limited to the same layer as the diffusion layer 28, and may be any layer that can measure the resistance value or the current value by the measurement electrode 44.
  • the semiconductor device 100 may include only one of the first measurement layer 31 and the second measurement layer 32. For example, when only the first measurement layer 31 is provided as the measurement layer 30, whether the lifetime control layer 50 is formed at the target depth depends on whether the resistance value of the first measurement layer 31 fluctuates. Can be judged.
  • the resistance value when the crystal defect layer is formed in the measurement layer 30 or the resistance value when the crystal defect layer is not formed in the measurement layer 30 is known in advance, the resistance value only after proton irradiation. May be measured. In this case, it is possible to determine whether the lifetime control layer 50 is formed at the target depth by comparing the resistance value and the measured value that are known in advance.
  • the semiconductor substrate 10 may be formed of a wide band gap semiconductor.
  • the wide band gap semiconductor is, for example, silicon carbide, gallium nitride-based material, or diamond.
  • FIG. 4 is a plan view of a semiconductor wafer 101 according to a modification of the first embodiment.
  • a plurality of semiconductor devices 100 are formed on the semiconductor wafer 101. That is, of the chips formed on the semiconductor wafer 101, the semiconductor device 100 serving as a measurement point is arranged as shown in FIG. 4, for example.
  • the semiconductor device 100 serving as a measurement point is arranged as shown in FIG. 4, for example.
  • the number and arrangement of measurement points formed on the semiconductor wafer 101 may be changed according to the required accuracy of proton irradiation depth management. Note that a measurement point may be arranged for each chip formed on the semiconductor wafer 101. Thereby, the characteristic of each chip
  • FIG. FIG. 5 is a cross-sectional view of the semiconductor device 200 according to the second embodiment.
  • the structure of the invalid region 210d is different from that of the first embodiment. The rest is the same as in the first embodiment.
  • a shielding plate 80 and a mask 282 used in the manufacturing process are shown for convenience.
  • the measurement layer 230 is provided on the upper surface side of the invalid area 210d.
  • the measurement layer 230 includes a first measurement layer 31, a second measurement layer 32, and a third measurement layer 233.
  • the first measurement layer 31, the second measurement layer 32, and the third measurement layer 233 are conductive layers 28d.
  • the crystal defect layer provided in the ineffective region 210 d includes a first crystal defect layer 51 provided in the first measurement layer 31 and a second crystal defect layer 52 provided immediately below the second measurement layer 32.
  • a crystal defect layer is not provided immediately below the third measurement layer 233 or the third measurement layer 233.
  • the semiconductor device 200 After the upper surface electrode layer 40 is formed, the resistance value between the measurement electrodes 44 on the first measurement layer 31, the second measurement layer 32, and the third measurement layer 233 is measured. Thereby, the resistance value of the 1st measurement layer 31, the 2nd measurement layer 32, and the 3rd measurement layer 233 before proton irradiation is obtained.
  • a mask 282 is formed on the upper electrode layer 40.
  • the mask 282 is provided with a recess 282 a at a position directly above the first crystal defect layer 51, and a recess 282 b at a position immediately above the second crystal defect layer 52. Further, the mask 282 is provided with a recess 282 c at a position between the measurement electrodes 44 on the third measurement layer 233 when viewed from the direction perpendicular to the upper surface of the semiconductor substrate 10.
  • the depth of the recess 282a is T4, and the depth of the recess 282b is T5, which is larger than T4. Moreover, the depth of the recessed part 282c is T6 smaller than T4.
  • the method for determining the depths T4 and T5 is the same as the method for determining the depths T1 and T2 in the first embodiment. Further, the difference T4-T6 in the thickness of the mask 82 indicates that when the first crystal defect layer 51 is formed in the first measurement layer 31, the proton irradiation depth to the position overlapping the recess 282c is greater than the upper surface of the semiconductor substrate 10. Also set to be shallow.
  • the lifetime control layer 50 is formed in the diode region 10b as in the first embodiment.
  • the first crystal defect layer 51 is formed in the first measurement layer 31, and the second crystal defect layer 52 is formed below the second measurement layer 32.
  • the crystal defect layer is not formed immediately below the third measurement layer 233 and the third measurement layer 233 due to the difference in depth T4-T6 between the recesses 282a and 282c.
  • the mask is removed, and the resistance value between the plurality of measurement electrodes 44 is measured. Thereby, the resistance value of the 1st measurement layer 31, the 2nd measurement layer 32, and the 3rd measurement layer 233 after proton irradiation is obtained.
  • the depth of the lifetime control layer 50 is determined.
  • the resistance value before proton irradiation between the plurality of measurement electrodes 44 is compared with the resistance value after proton irradiation.
  • FIG. 5 shows a state in which the lifetime control layer 50 can be formed at a target depth.
  • the lifetime control layer 50 is formed shallower than the target depth.
  • the lifetime control layer 50 is formed in the carrier storage layer 18, for example.
  • the crystal defect layer is formed only on the second measurement layer 32. For this reason, the measurement values of the first measurement layer 31 and the third measurement layer 233 do not vary before and after proton irradiation, and the measurement values of the second measurement layer 32 vary.
  • the crystal defect layer is not formed in the first measurement layer 31 and the second measurement layer 32 but is formed in the third measurement layer 233. For this reason, when resistance values are compared before and after proton irradiation, the measurement values of the first measurement layer 31 and the second measurement layer 32 do not vary, and the measurement values of the third measurement layer 233 vary.
  • the lifetime control layer 50 is formed to the target depth.
  • the measured value of the 2nd measurement layer 32 fluctuates, it determines with the lifetime control layer 50 having been formed shallower than the target depth.
  • the measurement value of the third third measurement layer 233 varies, it is determined that the lifetime control layer 50 is formed deeper than the target depth.
  • the lifetime control layer 50 it is possible to easily determine whether the lifetime control layer 50 is deep or shallow with respect to the target depth.
  • the lifetime control layer 50 is formed deeper than the target depth, the lateral value of the third measurement layer 233 varies, so that the irradiation depth can be determined more accurately.
  • the depth of the lifetime control layer 50 may be determined from the measurement layer where the measurement value fluctuates the most before and after proton irradiation. Further, for example, when the measurement values of the first measurement layer 31 and the second measurement layer 32 both fluctuate, the lifetime control layer 50 is located in the middle of the positions shown in FIGS. 2 and 3. It can also be determined.
  • three measurement layers 30 are provided in the invalid area 210d. Not limited to this, four or more measurement layers 30 may be provided in the invalid region 210d. At this time, the measurement layer 30 can be used not only for the pass / fail judgment of the inspection standard but also for examining the depth of the lifetime control layer 50 in detail.
  • FIG. FIG. 6 is a cross-sectional view of the semiconductor device 300 according to the third embodiment.
  • the measurement layer 330 includes a first measurement layer 331 and a second measurement layer 332.
  • the invalid region 310 d is provided with a p-type conductive layer 328 d on the upper surface side of the drift layer 16.
  • the first measurement layer 331 includes a conductive layer 328d provided at both ends and a portion of the drift layer 16 sandwiched between the conductive layers 328d.
  • the second measurement layer 332 includes a conductive layer 328d provided at both ends, and a portion of the drift layer 16 sandwiched between the conductive layers 328d.
  • the first crystal defect layer 351 is formed in the first measurement layer 331.
  • the first crystal defect layer 351 is formed in a portion of the first measurement layer 331 sandwiched between the conductive layers 328d.
  • a second crystal defect layer 352 is formed immediately below the second measurement layer 332.
  • the second crystal defect layer 352 is formed immediately below the portion of the second measurement layer 332 sandwiched between the conductive layers 328d.
  • the plurality of measurement electrodes 44 are respectively provided on the conductive layers 328d at both ends. Similarly, in the second measurement layer 332, the plurality of measurement electrodes 44 are respectively provided on the conductive layers 328d at both ends.
  • a pnp pattern is formed on each measurement layer 330.
  • An object to be measured by the plurality of measurement electrodes 44 is not a sheet resistance but a leak current between the measurement electrodes 44.
  • the procedure for confirming whether the measured value fluctuates before and after proton irradiation is the same as that in the first embodiment. Also in the present embodiment, the depth of the lifetime control layer 50 can be easily determined.
  • the measurement layer 330 is not limited to the structure shown in FIG. 6, and it is sufficient that the conductive layer 328 d is provided at least in a portion where the plurality of measurement electrodes 44 are provided.
  • the conductive layer 328d may be provided in a portion other than both ends of the measurement layer 330.
  • FIG. 7 is a cross-sectional view of a semiconductor device 400 according to a modification of the third embodiment.
  • a measurement layer 430 is formed in the invalid region 410d.
  • the measurement layer 430 includes a first measurement layer 331, a second measurement layer 332, and a third measurement layer 433.
  • the third measurement layer 433 includes a conductive layer 328d provided at both ends, and a portion of the drift layer 16 sandwiched between the conductive layers 328d. Further, no crystal defect layer is provided at a position overlapping the third measurement layer 433.
  • the procedure for confirming whether the measured value fluctuates before and after proton irradiation is the same as that in the second embodiment. Also in the semiconductor device 400, the depth of the lifetime control layer 50 can be easily determined. The technical features described in each embodiment may be used in appropriate combination.
  • 100, 200, 300, 400 Semiconductor device 101 Semiconductor wafer, 10 Semiconductor substrate, 10c Effective area, 10d, 210d, 310d, 410d Invalid area, 14 Buffer layer, 16 Drift layer, 20 Base layer, 28 Diffusion layer, 28d, 328d conductive layer, 30, 230, 330, 430 measurement layer, 31, 331 first measurement layer, 32, 332 second measurement layer, 233, 433 third measurement layer, 40 upper surface electrode layer, 44 measurement electrode, 46 back surface Electrode layer, 50 lifetime control layer, 51 first crystal defect layer, 52 second crystal defect layer, 82, 282 mask

Landscapes

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Abstract

本願の発明に係る半導体装置は、主電流が流れる有効領域と、有効領域を囲む無効領域と、を有する半導体基板と、半導体基板の上面に設けられた上面電極層と、半導体基板の裏面に設けられた裏面電極層と、を備え、半導体基板は、有効領域に設けられ、周囲よりも結晶欠陥密度が高いライフタイム制御層と、無効領域の上面側に設けられた測定層と、無効領域に設けられ、周囲よりも結晶欠陥密度が高い結晶欠陥層と、を備え、上面電極層は、測定層の上に設けられた複数の測定用電極を備え、測定層は、少なくとも複数の測定用電極が設けられる部分に導電層を有し、結晶欠陥層は、半導体基板の上面と垂直な方向から見て複数の測定用電極の間に設けられる。

Description

半導体装置、半導体ウエハおよび半導体装置の製造方法
　この発明は、半導体装置、半導体ウエハおよび半導体装置の製造方法に関する。
　特許文献１には、製品用のウエハにおけるキャリアのライフタイムを評価することが直接的に可能であるライフタイム評価用ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）および評価方法が開示されている。特許文献１の評価方法では、実物のＴＥＧの計測及びシミュレーションによって各々与えられるオン電圧値同士を比較してライフタイム値を推測する。
日本特開平１０－１７８０７９号公報
　半導体装置を製造する際、製品の管理のための多種多様なモニタ装置がウエハ上に形成されることがある。また、キャリアのライフタイムは、一般に、パワーデバイスの種々の特性と関連する重要な要素である。ここで、ライフタイムの評価を製造プロセスの最終工程で行う場合、速やかなフィードバックが難しいという問題点があった。また、一般にライフタイムの評価方法として、複数の製造パラメータが合算された何らかの特性値もしくは代替値を測定することがある。この場合、評価の精度の向上が難しい可能性がある。
　特許文献１のＴＥＧでは、ライフタイム制御層自体の特性を測定することが可能である。しかし、特許文献１では製品自体を加工しているため、製品の特性に影響が生じる可能性がある。また、シミュレーションによりライフタイム値を得るため、結果が判明するまでに時間を要する可能性がある。従って、量産品の特性検査としては使用しづらいおそれがある。また、プロトン照射深さの管理を容易に実施したい場合には、不向きである可能性がある。
　本発明は上述の問題を解決するためになされたものであり、その目的は、容易にライフタイム制御層の深さを判定できる半導体装置、半導体ウエハおよび半導体装置の製造方法を得ることである。
　本願の発明に係る半導体装置は、主電流が流れる有効領域と、該有効領域を囲む無効領域と、を有する半導体基板と、該半導体基板の上面に設けられた上面電極層と、該半導体基板の裏面に設けられた裏面電極層と、を備え、該半導体基板は、該有効領域に設けられ、周囲よりも結晶欠陥密度が高いライフタイム制御層と、該無効領域の上面側に設けられた測定層と、該無効領域に設けられ、周囲よりも結晶欠陥密度が高い結晶欠陥層と、を備え、該上面電極層は、該測定層の上に設けられた複数の測定用電極を備え、該測定層は、少なくとも該複数の測定用電極が設けられる部分に導電層を有し、該結晶欠陥層は、該半導体基板の上面と垂直な方向から見て該複数の測定用電極の間に設けられる。
　本願の発明に係る半導体装置の製造方法は、半導体基板に、主電流が流れる有効領域と、該有効領域を囲み上面側に測定層が形成された無効領域と、を形成し、該測定層の上に複数の測定用電極を形成して該半導体基板の上面に上面電極層を形成し、該半導体基板の裏面に裏面電極層を形成し、該半導体基板の上面からの高さが、該有効領域よりも該測定層の上で高くなるように、該上面電極層の上にマスクを形成し、該マスクの上からプロトンを照射して、該有効領域にライフタイム制御層を形成し、該半導体基板の上面と垂直な方向から見て該複数の測定用電極の間に結晶欠陥層を形成し、該マスクを除去し、プロトン照射後の該複数の測定用電極の間の抵抗値を測定し、該測定層には、少なくとも該複数の測定用電極が設けられる部分に導電層が形成される。
　本願の発明に係る半導体装置では、複数の測定用電極を用いて測定層の抵抗値または電流値を測定できる。また、プロトン注入は、例えばライフタイム制御層が目標とする深さに形成されたときに、測定層に結晶欠陥層が形成されるように実施される。測定層に結晶欠陥層が設けられると、測定層の抵抗値または電流値が変動する。このため、測定層の抵抗値または電流値から、容易にライフタイム制御層の深さを判定できる。
　本願の発明に係る半導体装置の製造方法では、マスクの上からプロトンを照射することで、有効領域にライフタイム制御層を形成し、無効領域のうち例えば測定層に結晶欠陥層を形成する。測定層に結晶欠陥層が設けられると、測定層の抵抗値または電流値が変動する。このため、複数の測定用電極を用いて測定層の抵抗値または電流値を測定することで、容易にライフタイム制御層の深さを判定できる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の製造方法を説明する断面図である。 目標とする深さよりも浅くライフタイム制御層が形成された状態を示す図である。 実施の形態１の変形例に係る半導体ウエハの平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３の変形例に係る半導体装置の断面図である。
　本発明の実施の形態に係る半導体装置、半導体ウエハおよび半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板１０と、半導体基板１０の上面に設けられた上面電極層４０と、半導体基板１０の裏面に設けられた裏面電極層４６とを備える。半導体基板１０は、主電流が流れる有効領域１０ｃと、有効領域１０ｃを囲む無効領域１０ｄとを有する。
　有効領域１０ｃは、通電に寄与する回路素子を有する領域である。有効領域１０ｃには、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）領域１０ａと、ダイオード領域１０ｂが設けられる。半導体装置１００は、ＲＣ（Ｒｅｖｅｒｓｅ－ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴである。
　無効領域１０ｄは、有効領域１０ｃ以外の領域であり、回路素子が形成されない。無効領域１０ｄはダイシングライン領域であっても良い。
　ＩＧＢＴ領域１０ａにおいて、半導体基板１０の上面側にはｎ型のドリフト層１６が設けられる。ドリフト層１６の上面側にはｎ型のキャリア蓄積層１８が設けられる。キャリア蓄積層１８の上面側には、Ｐ型のベース層２０が設けられる。ベース層２０の上面側には、Ｐ型の拡散層２８が設けられる。本実施の形態では、ｎ型は第１導電型であり、ｐ型は第２導電型である。これに限らず、ｐ型が第１導電型であり、ｎ型が第２導電型であっても良い。
　拡散層２８の両側には、ゲート電極２４が設けられる。ゲート電極２４は半導体基板１０に埋め込まれる。ゲート電極２４は、半導体基板１０の上面から露出する。また、ゲート電極２４はドリフト層１６とキャリア蓄積層１８の界面よりも下方まで延びる。ゲート電極２４はゲート絶縁膜２２に覆われている。各々のゲート電極２４の両側には、ｎ型のエミッタ層２６が設けられる。拡散層２８は、ベース層２０を介してエミッタ層２６に挟まれる。
　半導体基板１０の裏面側には、ｎ型のバッファ層１４が設けられる。バッファ層１４の裏面側には、コレクタ層１２が設けられる。
　ダイオード領域１０ｂにおいて、半導体基板１０の上面側の構造は、エミッタ層２６が設けられないこと以外はＩＧＢＴ領域１０ａと同様である。ダイオード領域１０ｂにおいて、ベース層２０はアノードに相当する。また、ダイオード領域１０ｂにおいて、半導体基板１０の裏面側の構造は、コレクタ層１２が設けられないこと以外はＩＧＢＴ領域１０ａと同様である。ダイオード領域１０ｂにおいて、バッファ層１４はカソードに相当する。
　無効領域１０ｄにおいて、半導体基板１０の上面側には、ｎ型の半導体層であるドリフト層１６が設けられる。ドリフト層１６の上面側には、ｐ型の導電層２８ｄが形成される。導電層２８ｄは、拡散層２８と同じ層である。無効領域１０ｄには、後述するライフタイム制御層５０の深さを判定するための測定層３０が設けられる。測定層３０は、無効領域１０ｄの上面側に設けられる。測定層３０は、第１測定層３１と、第２測定層３２とを含む。また、本実施の形態では、第１測定層３１と第２測定層３２は、導電層２８ｄである。
　無効領域１０ｄにおいて、半導体基板１０の裏面側の構造は、ダイオード領域１０ｂと同様である。
　有効領域１０ｃにおいて、ゲート電極２４の上には絶縁層３９が設けられる。また、上面電極層４０は、有効領域１０ｃにおいて、半導体基板１０の上面および絶縁層３９の上に設けられたエミッタ電極４２を有する。また、上面電極層４０は、測定層３０の上に設けられた複数の測定用電極４４を備える。第１測定層３１の上には、２つの測定用電極４４が設けられる。同様に、第２測定層３２の上には、２つの測定用電極４４が設けられる。
　また、有効領域１０ｃのうちダイオード領域１０ｂには、ライフタイム制御層５０が設けられる。ライフタイム制御層５０は、周囲よりも結晶欠陥密度が高い。ライフタイム制御層５０は、ドリフト層１６のライフタイム制御層５０以外の部分よりも結晶欠陥密度が高いものとしても良い。
　ライフタイム制御層５０はＲＣ－ＩＧＢＴのダイオード特性の改善のために形成される。ライフタイム制御層５０は、キャリアを再結合させライフタイムを抑制するように、結晶欠陥を誘起させた層である。ライフタイム制御層５０は、荷電粒子の照射等により形成される。ライフタイム制御層５０はドリフト層１６に設けられる。また、ライフタイム制御層５０は、ＲＣ－ＩＧＢＴの表面構造が形成されている場合、ダイオード領域１０ｂの表面構造よりも深い部分のみに形成されることが好ましい。表面構造は、キャリア蓄積層１８、ベース層２０、ゲート絶縁膜２２、ゲート電極２４、エミッタ層２６、拡散層２８、絶縁層３９を含む。ライフタイム制御層５０は、アノードとの界面近傍であるゲート電極２４の下端付近に形成されても良い。
　無効領域１０ｄには、結晶欠陥層が設けられる。結晶欠陥層は、第１測定層３１に設けられた第１結晶欠陥層５１と、第２測定層３２の直下に設けられた第２結晶欠陥層５２とを含む。つまり、結晶欠陥層は第１測定層３１に設けられ、第２測定層３２には設けられない。また、第１結晶欠陥層５１と第２結晶欠陥層５２は、半導体基板１０の上面と垂直な方向から見て、それぞれ複数の測定用電極４４の間に設けられる。
　第１結晶欠陥層５１と第２結晶欠陥層５２は、周囲よりも結晶欠陥密度が高い。第１結晶欠陥層５１は、第１測定層３１のうち第１結晶欠陥層５１以外の部分よりも結晶欠陥密度が高いものとしても良い。第２結晶欠陥層５２は、ドリフト層１６のうち第２結晶欠陥層５２以外の部分よりも結晶欠陥密度が高いものとしても良い。後述するように、第１結晶欠陥層５１と第２結晶欠陥層５２は、ライフタイム制御層５０と同じ工程で形成される。第１結晶欠陥層５１と第２結晶欠陥層５２は、ライフタイム制御層５０よりも上方に設けられる。
　次に、半導体装置１００の製造方法を説明する。図２は、実施の形態１に係る半導体装置１００の製造方法を説明する断面図である。まず、半導体基板１０に、有効領域１０ｃと、上面側に測定層３０が形成された無効領域１０ｄとを形成する。次に、半導体基板１０の上面に上面電極層４０を形成する。このとき、測定層３０の上に複数の測定用電極４４を形成する。
　次に、測定用電極４４の間の抵抗値を測定する。このとき、第１測定層３１の上の測定用電極４４間の抵抗値と、第２測定層３２の上の測定用電極４４間の抵抗値とを測定する。これにより、プロトン照射前の第１測定層３１および第２測定層３２の抵抗値が得られる。ここで測定される抵抗値は、例えば第１測定層３１および第２測定層３２のシート抵抗である。また、プロトン照射前の第１測定層３１および第２測定層３２の電流値が測定されても良い。
　次に、上面電極層４０の上にマスク８２を形成する。マスク８２は、プロトン照射用の照射マスクである。ここで、上面電極層４０とマスク８２の間に遮蔽板８０を設けておく。遮蔽板８０は、アブソーバとも呼ばれる。遮蔽板８０により、プロトンの飛程が調節される。
　マスク８２が厚いほど、プロトン照射により結晶欠陥が誘起される領域が半導体基板１０の浅い位置に形成される。このため、ドリフト層１６のうち表面構造より下方にライフタイム制御層５０を形成するダイオード領域１０ｂでは、マスク８２を薄く形成する。また、ライフタイム制御層５０よりも半導体基板１０の上面に近い位置に結晶欠陥層を形成する無効領域１０ｄでは、マスク８２を厚く形成する。つまり、マスク８２の半導体基板１０の上面からの高さは、ダイオード領域１０ｂよりも測定層３０の上で高い。同様に、ライフタイム制御層５０を形成しないＩＧＢＴ領域１０ａでは、マスク８２を厚く形成する。
　ＩＧＢＴ領域１０ａとダイオード領域１０ｂとのマスク８２の厚さの差分Ｔ３は、ダイオード領域１０ｂの目標とする深さにライフタイム制御層５０が形成され、ＩＧＢＴ領域にライフタイム制御層５０が形成されないように設定される。
　また、マスク８２には第１結晶欠陥層５１の直上となる位置に凹部８２ａが設けられ、第２結晶欠陥層５２の直上となる位置に凹部８２ｂが設けられる。凹部８２ａの深さはＴ１であり、凹部８２ｂの深さはＴ１よりも大きいＴ２である。マスク８２の厚さの差分Ｔ３－Ｔ１は、ライフタイム制御層５０が目標とする深さに形成されたとき、第１測定層３１に第１結晶欠陥層５１が形成されるように設定される。また、マスク８２の厚さの差分Ｔ２－Ｔ１は、第１測定層３１に第１結晶欠陥層５１が形成されたとき、第２測定層３２の下方に第２結晶欠陥層５２が形成されるように設定される。
　次に、マスク８２の上からプロトンを照射する。照射されたプロトンは半導体基板１０の結晶を破壊する。これにより結晶欠陥が誘起される。このとき、ダイオード領域１０ｂにライフタイム制御層５０が形成される。また、半導体基板１０の上面と垂直な方向から見て凹部８２ａ、８２ｂと重なる位置に、第１結晶欠陥層５１と第２結晶欠陥層５２が形成される。つまり、半導体基板１０の上面と垂直な方向から見て複数の測定用電極４４の間に結晶欠陥層が形成される。
　このように、本実施の形態では、凹凸を有するマスク８２を用いることで、位置によりプロトンの照射深さを変えている。これにより、本来、表面構造より深い部分に形成されるライフタイム制御層５０を、半導体基板１０の表面近くに第１結晶欠陥層５１および第２結晶欠陥層５２として形成できる。
　また、凹部８２ａ、８２ｂの深さの差分Ｔ２－Ｔ１により、第１測定層３１に第１結晶欠陥層５１が形成され、第２測定層３２の下方に第２結晶欠陥層５２が形成される。つまり、第２結晶欠陥層５２は、第１結晶欠陥層５１よりも深い位置に形成される。
　次に、マスクを除去する。次に、複数の測定用電極４４の間の抵抗値を測定する。これにより、プロトン照射後の第１測定層３１および第２測定層３２の抵抗値が得られる。また、プロトン照射後の第１測定層３１および第２測定層３２の電流値が測定されても良い。
　次に、ライフタイム制御層５０の深さの判定を行う。図２、３を用いて、ライフタイム制御層５０の深さの判定方法について説明する。まず、複数の測定用電極４４の間のプロトン照射前の抵抗値とプロトン照射後の抵抗値を比較する。図２は、目標とする深さにライフタイム制御層５０を形成できた状態を示している。このとき、第１測定層３１には結晶欠陥層が形成され、第２測定層３２には結晶欠陥層が形成されない。このため、プロトン照射前後で第１測定層３１、第２測定層３２の抵抗値を比較すると、第１測定層３１の測定値が変動し、第２測定層３２の測定値は変動しない。
　図３は、目標とする深さよりも浅くライフタイム制御層５０が形成された状態を示す図である。このとき、ライフタイム制御層５０は、例えばキャリア蓄積層１８に形成される。また、無効領域１０ｄにおいても結晶欠陥層は図２に示される場合よりも浅い位置に形成される。このため、第１結晶欠陥層５１は半導体基板１０に形成されない。また、第２結晶欠陥層５２は、例えば第２測定層３２に形成される。このため、プロトン照射前後で第１測定層３１、第２測定層３２の抵抗値を比較すると、第１測定層３１の測定値は変動せず、第２測定層３２の測定値が変動する。
　また、目標とする深さよりも深くライフタイム制御層５０が形成された場合には、無効領域１０ｄにおいても結晶欠陥層は図２に示される場合よりも深い位置に形成される。このため、第１結晶欠陥層５１と第２結晶欠陥層５２は、ドリフト層１６に形成される。つまり、第１測定層３１と第２測定層３２には結晶欠陥層が形成されない。このため、プロトン照射前後で第１測定層３１、第２測定層３２の抵抗値を比較すると、第１測定層３１と第２測定層３２の測定値は、共に変動しない。
　つまり、第１測定層３１の測定値が変動した場合に、ライフタイム制御層５０が目標とする深さに形成されたと判定される。また、第２測定層３２の測定値が変動した場合に、ライフタイム制御層５０が目標とする深さよりも浅く形成されたと判定される。また、第１測定層３１と第２測定層３２の測定値が共に変動しない場合、ライフタイム制御層５０が目標とする深さよりも深く形成されたと判定される。
　ライフタイム制御層５０の深さの判定結果に応じて、プロトン照射条件へのフィードバックまたは素子の前落としを行う。このように、本実施の形態では、プロトン照射前後の抵抗値または電流値を測定するだけで、目標とする深さにライフタイム制御層５０を形成できたかを確認できる。
　次に、半導体基板１０の裏面に裏面電極層４６を形成する。なお、ライフタイム制御層５０の形成前に裏面電極層４６を形成しても良い。
　上述したように、本実施の形態ではウエハ表面からのプロトン照射深さ精度の管理を容易に実施できる。また、プロトン照射の直後に、ライフタイム制御層５０の深さを判定できるため、判定結果を速やかにフィードバックできる。従って、容易に素子の前落とし及び照射条件へのフィードバックができる。
　また、本実施の形態では、プロトン照射の直前および直後で抵抗値または電流値を測定する。このため、プロトン照射の影響のみを判定できる。従って、評価の精度を向上できる。
　本実施の形態の変形例として、ライフタイム制御層５０はＩＧＢＴ領域１０ａに形成されても良い。また、半導体装置１００はＲＣ－ＩＧＢＴに限らず、ＩＧＢＴ、ダイオードなどの縦型の半導体装置であって、製造工程にプロトン照射工程が含まれるものであっても良い。
　また、ライフタイム制御層５０は、プロトン照射に限らずヘリウム粒子照射、電子線照射等によって形成されても良い。
　また、本実施の形態では、測定層３０の厚さは拡散層２８の厚さと同じである。これに限らず、照射深さが目標とする範囲内のとき第１測定層３１に第１結晶欠陥層５１が形成され、照射深さが目標とする範囲外のとき第１測定層３１に第１結晶欠陥層５１が形成されないように、第１測定層３１の厚さが設定されても良い。また、導電層２８ｄは拡散層２８と同じ層に限らず、測定用電極４４によって抵抗値または電流値が測定できる層であれば良い。
　また、半導体装置１００は、第１測定層３１と第２測定層３２のうち、一方のみを備えても良い。例えば、測定層３０として第１測定層３１のみが設けられる場合、第１測定層３１の抵抗値が変動するか否かにより、目標とする深さにライフタイム制御層５０が形成されているかを判定できる。
　また、測定層３０に結晶欠陥層が形成された場合の抵抗値または測定層３０に結晶欠陥層が形成されていない場合の抵抗値が予め分かっている場合には、プロトン照射後のみに抵抗値の測定を行っても良い。この場合、予め分かっている抵抗値と測定値を比較することで、目標とする深さにライフタイム制御層５０が形成されているかを判定できる。
　また、半導体基板１０は、ワイドバンドギャップ半導体によって形成されていても良い。ワイドバンドギャップ半導体は、例えば炭化珪素、窒化ガリウム系材料またはダイヤモンドである。これにより、半導体装置１００の耐電圧性および許容電流密度を向上でき、半導体装置１００を小型化できる。従って、本実施の形態に示すような無効領域１０ｄを確保できる。
　図４は、実施の形態１の変形例に係る半導体ウエハ１０１の平面図である。半導体ウエハ１０１には、半導体装置１００が複数形成されている。つまり、半導体ウエハ１０１に形成されるチップのうち測定点となる半導体装置１００は、例えば図４に示されるように配置される。複数の測定点を半導体ウエハ１０１上に配置することで、プロトン照射深さのウエハ面内のばらつきを把握できる。これにより、さらに細かなプロトン照射条件へのフィードバックが可能となる。
　半導体ウエハ１０１上に形成される測定点の数および配置は、必要とされるプロトン照射深さの管理の精度に応じて変更しても良い。なお、半導体ウエハ１０１上に形成されるチップ毎に測定点を配置しても良い。これにより、各チップの特性とプロトン照射のばらつきとの紐付けができる。
　これらの変形は以下の実施の形態に係る半導体装置、半導体ウエハおよび半導体装置の製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置、半導体ウエハおよび半導体装置の製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
　図５は、実施の形態２に係る半導体装置２００の断面図である。半導体装置２００では、無効領域２１０ｄの構造が実施の形態１と異なる。これ以外は実施の形態１と同様である。なお、図５では便宜上、製造工程で用いられる遮蔽板８０とマスク２８２が図示されている。
　無効領域２１０ｄの上面側には測定層２３０が設けられる。測定層２３０は、第１測定層３１と、第２測定層３２と、第３測定層２３３を含む。また、第１測定層３１と第２測定層３２と第３測定層２３３は、導電層２８ｄである。
　無効領域２１０ｄに設けられた結晶欠陥層は、第１測定層３１に設けられた第１結晶欠陥層５１と、第２測定層３２の直下に設けられた第２結晶欠陥層５２とを含む。第３測定層２３３または第３測定層２３３の直下には、結晶欠陥層は設けられない。
　次に、半導体装置２００の製造方法を説明する。本実施の形態では、上面電極層４０を形成した後、第１測定層３１、第２測定層３２および第３測定層２３３の上の測定用電極４４間の抵抗値を測定する。これにより、プロトン照射前の第１測定層３１および第２測定層３２および第３測定層２３３の抵抗値が得られる。
　次に、上面電極層４０の上にマスク２８２を形成する。マスク２８２には第１結晶欠陥層５１の直上となる位置に凹部２８２ａが設けられ、第２結晶欠陥層５２の直上となる位置に凹部２８２ｂが設けられる。さらに、マスク２８２には、半導体基板１０の上面と垂直な方向から見て、第３測定層２３３上の測定用電極４４の間となる位置に凹部２８２ｃが設けられる。
　凹部２８２ａの深さはＴ４であり、凹部２８２ｂの深さはＴ４よりも大きいＴ５である。また、凹部２８２ｃの深さは、Ｔ４よりも小さいＴ６である。深さＴ４、Ｔ５の決め方は、実施の形態１における深さＴ１、Ｔ２の決め方と同様である。また、マスク８２の厚さの差分Ｔ４－Ｔ６は、第１測定層３１に第１結晶欠陥層５１が形成されたとき、凹部２８２ｃと重なる位置へのプロトン照射深さが半導体基板１０の上面よりも浅くなるように設定される。
　次に、マスク２８２の上からプロトンを照射する。これにより、実施の形態１と同様にダイオード領域１０ｂにライフタイム制御層５０が形成される。また、第１測定層３１に第１結晶欠陥層５１が形成され、第２測定層３２の下方に第２結晶欠陥層５２が形成される。また、凹部２８２ａ、２８２ｃの深さの差分Ｔ４－Ｔ６により、第３測定層２３３および第３測定層２３３の直下には結晶欠陥層が形成されない。
　次に、マスクを除去し、複数の測定用電極４４の間の抵抗値を測定する。これにより、プロトン照射後の第１測定層３１、第２測定層３２および第３測定層２３３の抵抗値が得られる。
　次に、ライフタイム制御層５０の深さの判定を行う。ここでは、実施の形態１と同様に複数の測定用電極４４の間のプロトン照射前の抵抗値とプロトン照射後の抵抗値を比較する。図５は、目標とする深さにライフタイム制御層５０を形成できた状態を示している。このとき、実施の形態１と同様に、プロトン照射前後で第１測定層３１、第２測定層３２の抵抗値を比較すると、第１測定層３１の測定値が変動し、第２測定層３２の測定値は変動しない。また、第３測定層２３３には測定前後において結晶欠陥層が形成されていないため、第３測定層２３３の測定値は変動しない。
　次に、目標とする深さよりも浅くライフタイム制御層５０が形成された場合を考える。このとき、ライフタイム制御層５０は、例えばキャリア蓄積層１８に形成される。また、結晶欠陥層は第２測定層３２にのみ形成される。このため、プロトン照射前後で、第１測定層３１および第３測定層２３３の測定値は変動せず、第２測定層３２の測定値が変動する。
　また、目標とする深さよりも深くライフタイム制御層５０が形成された場合を考える。このとき、結晶欠陥層は第１測定層３１と第２測定層３２には形成されず、第３測定層２３３に形成される。このため、プロトン照射前後で抵抗値を比較すると、第１測定層３１と第２測定層３２の測定値は変動せず、第３測定層２３３の測定値は変動する。
　つまり、第１測定層３１の測定値が変動した場合に、ライフタイム制御層５０が目標とする深さに形成されたと判定される。また、第２測定層３２の測定値が変動した場合に、ライフタイム制御層５０が目標とする深さよりも浅く形成されたと判定される。また、３第３測定層２３３の測定値が変動した場合、ライフタイム制御層５０が目標とする深さよりも深く形成されたと判定される。
　本実施の形態では、目標とする深さに対してライフタイム制御層５０が深いか浅いかを容易に判定できる。特に、目標とする深さよりも深くライフタイム制御層５０が形成された場合に第３測定層２３３の側定値が変動することで、照射深さをより正確に判定できる。
　ここで、第１～３測定層３１、３２、２３３のうち複数においてプロトン照射前後の測定値が変動することも考えられる。この場合、プロトン照射前後で測定値が最も大きく変動する測定層からライフタイム制御層５０の深さを判定しても良い。また、例えば、第１測定層３１と第２測定層３２の測定値が共に変動した場合には、ライフタイム制御層５０は、図２および図３で示される位置の中間に位置していると判定することもできる。
　本実施の形態では、無効領域２１０ｄに測定層３０が３つ設けられた。これに限らず、無効領域２１０ｄには測定層３０が４つ以上設けられても良い。このとき、測定層３０を単に検査規格の合否判定に用いるだけでなく、ライフタイム制御層５０の深さを詳細に調べるために用いることができる。
実施の形態３．
　図６は、実施の形態３に係る半導体装置３００の断面図である。本実施の形態では測定層３３０の構造が実施の形態１と異なる。これ以外は実施の形態１と同様である。測定層３３０は、第１測定層３３１と第２測定層３３２とを含む。無効領域３１０ｄにはドリフト層１６の上面側にｐ型の導電層３２８ｄが設けられる。第１測定層３３１は、両端に設けられた導電層３２８ｄと、ドリフト層１６のうち導電層３２８ｄに挟まれた部分とを含む。同様に、第２測定層３３２は、両端に設けられた導電層３２８ｄと、ドリフト層１６のうち導電層３２８ｄに挟まれた部分とを含む。
　また、実施の形態１と同様に、第１測定層３３１には第１結晶欠陥層３５１が形成される。第１結晶欠陥層３５１は、第１測定層３３１のうち導電層３２８ｄに挟まれた部分に形成される。また、第２測定層３３２の直下には第２結晶欠陥層３５２が形成される。第２結晶欠陥層３５２は、第２測定層３３２のうち導電層３２８ｄに挟まれた部分の直下に形成される。
　第１測定層３３１において、複数の測定用電極４４は、両端部の導電層３２８ｄの上にそれぞれ設けられる。同様に、第２測定層３３２において、複数の測定用電極４４は、両端部の導電層３２８ｄの上にそれぞれ設けられる。
　本実施の形態では、測定層３３０の各々にｐｎｐパターンが形成される。複数の測定用電極４４により測定する対象は、シート抵抗ではなく、測定用電極４４間のリーク電流である。プロトン照射の前後で測定値が変動するかどうかを確認する手順は、実施の形態１と同様である。本実施の形態においても、ライフタイム制御層５０の深さを容易に判定できる。
　本実施の形態の変形例として、測定層３３０は、図６に示される構造に限らず、少なくとも複数の測定用電極４４が設けられる部分に導電層３２８ｄを有していれば良い。例えば、導電層３２８ｄは、測定層３３０の両端以外の部分に設けられても良い。
　図７は、実施の形態３の変形例に係る半導体装置４００の断面図である。無効領域４１０ｄには測定層４３０が形成される。測定層４３０は、第１測定層３３１と第２測定層３３２と第３測定層４３３を含む。第３測定層４３３は、両端に設けられた導電層３２８ｄと、ドリフト層１６のうち導電層３２８ｄに挟まれた部分とを含む。また、第３測定層４３３と重なる位置には結晶欠陥層は設けられない。
　プロトン照射の前後で測定値が変動するかどうかを確認する手順は、実施の形態２と同様である。半導体装置４００においても、ライフタイム制御層５０の深さを容易に判定できる。なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
　１００、２００、３００、４００　半導体装置、１０１　半導体ウエハ、１０　半導体基板、１０ｃ　有効領域、１０ｄ、２１０ｄ、３１０ｄ、４１０ｄ　無効領域、１４　バッファ層、１６　ドリフト層、２０　ベース層、２８　拡散層、２８ｄ、３２８ｄ　導電層、３０、２３０、３３０、４３０　測定層、３１、３３１　第１測定層、３２、３３２　第２測定層、２３３、４３３　第３測定層、４０　上面電極層、４４　測定用電極、４６　裏面電極層、５０　ライフタイム制御層、５１　第１結晶欠陥層、５２　第２結晶欠陥層、８２、２８２　マスク

Claims (14)

  1. 　主電流が流れる有効領域と、前記有効領域を囲む無効領域と、を有する半導体基板と、
    　前記半導体基板の上面に設けられた上面電極層と、
    　前記半導体基板の裏面に設けられた裏面電極層と、
    　を備え、
    　前記半導体基板は、
    　前記有効領域に設けられ、周囲よりも結晶欠陥密度が高いライフタイム制御層と、
    　前記無効領域の上面側に設けられた測定層と、
    　前記無効領域に設けられ、周囲よりも結晶欠陥密度が高い結晶欠陥層と、
    　を備え、
    　前記上面電極層は、前記測定層の上に設けられた複数の測定用電極を備え、
    　前記測定層は、少なくとも前記複数の測定用電極が設けられる部分に導電層を有し、
    　前記結晶欠陥層は、前記半導体基板の上面と垂直な方向から見て前記複数の測定用電極の間に設けられることを特徴とする半導体装置。
  2. 　前記結晶欠陥層は、前記ライフタイム制御層よりも上方に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 　前記結晶欠陥層は、前記測定層に設けられることを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記測定層は、第１測定層と、第２測定層と、を含み、
    　前記結晶欠陥層は前記第１測定層に設けられ、前記第２測定層には設けられないことを特徴とする請求項１または２に記載の半導体装置。
  5. 　前記測定層は、第１測定層と、第２測定層と、を含み、
    　前記結晶欠陥層は、前記第１測定層に設けられた第１結晶欠陥層と、前記第２測定層の直下に設けられた第２結晶欠陥層と、を含むことを特徴とする請求項１または２に記載の半導体装置。
  6. 　前記測定層は、第１測定層と、第２測定層と、第３測定層と、を含み、
    　前記結晶欠陥層は、前記第１測定層に設けられた第１結晶欠陥層と、前記第２測定層の直下に設けられた第２結晶欠陥層と、を含むことを特徴とする請求項１または２に記載の半導体装置。
  7. 　前記導電層は、第１導電型の半導体層の上面側に形成され、第２導電型であり、
    　前記測定層は、両端に設けられた前記導電層と、前記半導体層のうち前記導電層に挟まれた部分と、を含むことを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 　前記半導体基板は、
    　裏面側に設けられた第１導電型のカソードと、
    　上面側に設けられた前記第１導電型のドリフト層と、
    　前記ドリフト層の上面側に設けられた第２導電型のアノードと、
    　を備え、
    　前記ライフタイム制御層は前記ドリフト層に設けられることを特徴とする請求項１から７の何れか１項に記載の半導体装置。
  9. 　前記アノードの上面側に設けられた前記第２導電型の拡散層を備え、
    　前記導電層は、前記拡散層と同じ層であることを特徴とする請求項８に記載の半導体装置。
  10. 　前記半導体基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１から９の何れか１項に記載の半導体装置。
  11. 　前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１０に記載の半導体装置。
  12. 　請求項１～１１の何れか１項に記載の半導体装置が複数形成されたことを特徴とする半導体ウエハ。
  13. 　半導体基板に、主電流が流れる有効領域と、前記有効領域を囲み上面側に測定層が形成された無効領域と、を形成し、
    　前記測定層の上に複数の測定用電極を形成して前記半導体基板の上面に上面電極層を形成し、
    　前記半導体基板の裏面に裏面電極層を形成し、
    　前記半導体基板の上面からの高さが、前記有効領域よりも前記測定層の上で高くなるように、前記上面電極層の上にマスクを形成し、
    　前記マスクの上からプロトンを照射して、前記有効領域にライフタイム制御層を形成し、前記半導体基板の上面と垂直な方向から見て前記複数の測定用電極の間に結晶欠陥層を形成し、
    　前記マスクを除去し、プロトン照射後の前記複数の測定用電極の間の抵抗値を測定し、
    　前記測定層には、少なくとも前記複数の測定用電極が設けられる部分に導電層が形成されることを特徴とする半導体装置の製造方法。
  14. 　前記マスクを形成する前に、前記複数の測定用電極の間のプロトン照射前の抵抗値を測定し、
    　前記複数の測定用電極の間の前記プロトン照射前の抵抗値と前記プロトン照射後の抵抗値を比較することを特徴とする請求項１３に記載の半導体装置の製造方法。
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