TW202238688A - 製造半導體晶圓的方法 - Google Patents

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Abstract

本公開揭示一種製造半導體晶圓的方法。方法包括將半導體晶圓暴露於一或多個摻雜劑種類以形成半導體晶圓上的一或多個第一佈植層、測試所形成的一或多個第一佈植層的一或多個幾何參數值、在測試一或多個幾何參數值之後有條件地將半導體晶圓暴露於一或多個摻雜劑種類以形成半導體晶圓上的一或多個額外佈植層、在形成一或多個額外佈植層之後有條件地形成半導體晶圓上的一或多個額外電路層以形成半導體晶圓上的複數個功能性電路，以及以晶圓允收測試步驟有條件地測試半導體晶圓。

Description

製造中的半導體晶圓層測試
本文所述的主旨是關於半導體測試，且特別是關於在製造製程期間的半導體層監控。
半導體製造製程包括多個製造步驟或加工，其中各個步驟或加工對形成一或多個半導體層具有貢獻。例如，可以藉由摻雜部分的結晶半導體基板形成各層。另外，可以藉由在結晶半導體基板上添加例如導電層、電阻層及/或絕緣層而形成一或多個層。
一或多個所製造的層可能由於製程變異(manufacturing variation)而具有缺陷。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
本文的內容將結合圖式描述數個做為示例的實施例。以下的內文僅提供實施例並且並非意圖限制本公開的範疇、應用性或。相對而言，以下實施例的內文將提供本領域技術人員可以實現一或多個實施例的敘述。應理解的是，可以在元件的功能和配置上做多個變化，而免於偏離本公開的精神和範疇。在以下內容中，為了解釋的目的，將闡述具體細節以提供對特定創造實施例的徹底了解。然而，應理解可以在免於這些具體細節的情況下實施多個實施例。圖式和內文並非意圖做為限制。本文中使用的用語「示例」或「例子」表示「做為示例、舉例或繪示例」。本文所述做為「例子」或「示例」的任何實施例或設計並非需要推斷成較佳或優於其他實施例或設計。
根據一些實施例，第1圖繪示製造半導體電路的方法100的流程圖。如圖中所示，在製造製程期間，在半導體晶圓上部分地加工半導體電路，並且另外測試針對製造規格的符合性。例如在測試時，可以尚未執行後段製程(back end of line，BEOL)或其他製程於部分加工的半導體晶圓上。
在步驟110，半導體製造設備執行或藉由例如控制器控制半導體製造設備執行一或多個加工步驟，以在半導體晶圓上部分地形成半導體電路。例如，可以形成一或多個佈植層在半導體晶圓上或半導體晶圓中。在一些實施例中，可以藉由添加和圖案化在半導體晶圓上方或半導體晶圓上的材料而形成一或多個額外層。
在一些實施例中，可以使用本領域技術人員已知的一或多個方法加工半導體晶圓，以形成半導體晶圓中的一或多個佈植層。例如，可以使用電場將一或多個種類的摻雜劑離子加速進半導體晶圓。在一些實施例中，在佈植離子進半導體晶圓之後，將半導體晶圓暴露至足夠高的溫度以導致佈植的離子進一步擴散或者進一步融入半導體晶圓。在一些實施例中，可以使用本領域技術人員已知的其他技術形成半導體晶圓中的一或多個佈植層。
在一些實施例中，可以使用本領域技術人員已知的一或多個方法進一步加工半導體晶圓，以形成半導體晶圓上方或半導體晶圓上的一或多個層。例如，可以使用例如本領域技術人員已知的微影技術，沉積和圖案化一或多個電阻材料、導電材料或絕緣材料在半導體晶圓上。例如，材料可以包括一或多個導電材料(例如鋁)、電阻材料(例如多晶矽)和絕緣材料(例如矽或氧化鉿)。如本領域技術人員所理解，一旦形成這些層，這些層可以形成彼此之間的電性連接路徑和隔離區域，以及一或多個佈植層之間的電性連接路徑和隔離區域。
在步驟120，半導體測試設備執行或藉由例如控制器控制半導體測試設備執行在半導體晶圓上的測試程序，其中半導體晶圓具有半導體電路部分地形成於其上。例如，測試程序可以包括判定部分製造半導體晶圓的一或多個結構的一或多個幾何、電性和物理特性。本文其他部分將進一步詳細描述多個測試程序和其多個態樣的實施例。
在一些實施例中，在執行測試程序之前，從半導體層生產設備移除具有部分形成的半導體電路的半導體晶圓，並且將半導體晶圓放置於半導體晶圓測試設備中，其中半導體晶圓測試設備是分開的並且從半導體層生產設備分離。在一些實施例中，並未從半導體層生產設備移除半導體晶圓，並且原位執行測試程序。
在步驟130，自動化測試設備或操作員使用測試設備判定半導體晶圓是否具有可接受的品質，以為了進一步製造半導體晶圓上的半導體電路而繼續進一步加工。例如，如果部分製造的半導體晶圓的結構的全部幾何、電性和物理特性經判定在可接受的範圍內，部分製造的半導體晶圓可以視為通過測試。相對地，如果部分製造的半導體晶圓的結構的一或多個幾何、電性和物理特性經判定在可接受的範圍之外，部分製造的半導體晶圓可以視為未通過測試。
在一些實施例中，基於統計分析先前形成的層的母體(population)決定一或多個範圍。例如，如果判定測量參數以多於任意約一個、兩個、三個、四個或五個標準差偏離母體平均，可以判定半導體晶圓測試失敗。在一些實施例中，可以使用另一個方法決定一或多個範圍。
在步驟140，如果判定部分製造的半導體晶圓未通過測試，測試設備、製造設備或操作員從製造製程移除部分製造半導體晶圓。在一些實施例中，進一步分析和檢查所移除的半導體晶圓，以判定所移除的半導體晶圓的結構的一或多個額外的幾何、電性和物理特性。在一些實施例中，做為對部分製造的半導體晶圓未通過測試的判定回應，檢查及/或修改半導體晶圓製造設備的一或多個部分，例如藉由變化製程特性(例如溫度、壓力、材料濃度和配方)。在一些實施例中，做為對部分製造的半導體晶圓未通過測試的判定回應，可以檢查及/或修改一或多個其他製程特性。
結果而言，如果判定部分製造的半導體晶圓未通過測試，在執行隨後的加工步驟以形成額外層之前即可發現半導體晶圓的不夠好的品質。這些隨後的加工步驟可能需要例如數周時間。因此，和在半導體電路完全形成之後測試半導體晶圓相比，上述方式可以提前數周採取改善製造品質的補救措施。此外，由於半導體晶圓具有不夠好的品質，隨後的加工步驟可能不具有價值。因此，原本用於隨後加工步驟的製造資源可以用於形成另一個半導體晶圓上或另一個半導體晶圓中的有價值的半導體層。
在步驟150，如果判定部分製造的半導體晶圓通過測試，半導體製造設備執行一或多個隨後的加工步驟以進一步形成半導體晶圓上的半導體電路。例如，可以另外形成一或多個佈植層在半導體晶圓上或半導體晶圓中。在一些實施例中，可以藉由添加和圖案化半導體晶圓上方或半導體晶圓上的材料而形成一或多個額外層。例如，在測試之後，可以尚未執行後段製程或其他製程於半導體晶圓上。
在一些實施例中，在執行隨後的製造步驟之前，從半導體晶圓測試設備移除具有部分形成的半導體電路的半導體晶圓，並且將半導體晶圓放置於半導體層生產設備中，其中半導體晶圓測試設備是分開的並且從半導體層生產設備分離。
本公開的發明者提供一種見解，在隨著製造製程進行而沉積越來越多層在晶圓上之前，可以在製造製程的早期檢查半導體晶圓的輪廓、層、其他特徵或特性。傳統上，在形成半導體晶圓上的電路之後，使用晶圓允收測試(wafer acceptance test，WAT)測試半導體晶圓。例如，在後段製程期間，可以執行金屬間(inter-metal，IM)晶圓允收測試。也可以執行最終晶圓允收測試，而通過最終晶圓允收測試的各個晶圓才會運出。然而，這種傳統晶圓允收測試的一個缺點是如果半導體晶圓具有線上(in-line)問題(可能涉及半導體晶圓的內部缺陷或可能發生在製程產線上)，在晶圓允收測試才發現這個問題可能太晚，導致數天或甚至數周的延遲。
根據本公開，在製造製程期間，可以在線上獲得半導體晶圓的輪廓(profile)。這樣的輪廓可以示出進一步製造的半導體晶圓的不同區域的特性。這樣的輪廓可以接著與預先決定的半導體晶圓標準進行比較，以判定半導體晶圓是否可能具有問題。
例如，根據本公開，可以使用掃描探針顯微鏡技術(scanning probe microscopy technique)對部分製造的半導體晶圓進行非破壞性剖面(non-destructively cross-sectioned)和檢測。可以透過掃描獲得部分製造的半導體晶圓的輪廓，並且此輪廓可以和技術電腦輔助設計(technology computer-aided design，TCAD)模擬或表現資料庫的資料進行比較(例如，和其他半導體晶圓的基線(baseline)進行比較)。
如另一個非限制性示例，可以使用掃描展延電阻顯微鏡(spreading resistance microscopy，SSRM)檢測部分製造的半導體晶圓以獲得輪廓。在這樣的示例中，掃描展延電阻顯微鏡可以包括原子力顯微鏡(atomic force microscope，AFM)模組，其可以執行晶圓的半導體晶圓截面上的掃描以測量包括探針所接觸截面點的路徑阻抗(impedance)，或是測量在原子力顯微鏡探針和截面上的樣品區域之間的作用力。在示例實施方式中，可以在掃描展延電阻顯微鏡增加偏壓(bias)以探測截面上不同面積/區域的電阻值。在這樣的實施方式中，偏壓可以在50 mV至5000 mV的範圍中。
如上所述，透過獲得半導體晶圓輪廓和圖譜(mapping)，如果部分製造的半導體晶圓視為不可接受的或具有一或多個可能導致最終產品中缺陷晶片的問題，可以在製造製程期間提早採取測量。例如，可以從製造製程徹底移除「有問題的(problematic)」部分製造的半導體晶圓。這可以改善製造製程的品質、效率、產量及/或任何其他要素。
根據一些實施例，第2圖繪示測試部分形成的半導體電路的方法200的流程圖。方法200可以使用於例如上述的方法100的步驟120或步驟120的一部分。方法200可以做為參考方法100所述以外的其他製造製程的一部分。另外，方法100可以使用不同於方法200的方法來測試部分形成的半導體。
在步驟210，操作員或自動化測試機器或製造機器移除半導體晶圓，其中半導體晶圓具有例如半導體層生產設備所形成的部分形成的半導體電路於其上。例如，當移除部分加工的半導體晶圓時，部分加工的半導體晶圓可以不具有後段製程結構或其他製程執行於其上。
在步驟220，操作員或自動化測試機器或製造機器將半導體晶圓放置在半導體晶圓橫切(cross-sectioning)設備中，其中半導體晶圓可以至少部分地剖面。在一些實施例中，半導體晶圓橫切設備包括聚焦離子束(focused ion beam，FIB)儀器。在一些實施例中，聚焦離子束儀器配置成將細小的離子束聚焦在半導體晶圓上的精確位置，從而燒蝕(ablate)精確位置的半導體晶圓並且暴露具有部分形成的半導體電路於其上的半導體晶圓的截面部分。在一些實施例中，半導體晶圓橫切設備包括配置成將半導體晶圓剖面的其他裝置。
在步驟230，半導體晶圓橫切設備將至少部分的半導體晶圓剖面。由於進行剖面，暴露了即將測試的一或多個半導體層的一或多個部分。
在一些實施例中，切割出的截面從半導體晶圓實質上平坦的前表面延伸向半導體晶圓實質上平坦的背表面。在一些實施例中，切割出的截面從前表面實質上垂直地延伸。在一些實施例中，切割出的截面從前表面以角度約正負85度和90度之間、約正負60度和85度之間、約正負30度和60度之間和約正負10度和30度之間延伸。在一些實施例中，切割出的截面從前表面以另外的角度或角度範圍延伸。
在一些實施例中，切割出的截面從半導體晶圓的前表面一路延伸到半導體晶圓的背表面。例如，如第9A圖中所示，剖面910的截面可以延伸穿過半導體基板，而使得切口(notch)部分的半導體基板暴露並且未由另一個層(例如層間介電質(interlayer dielectric，ILD))所覆蓋。之後可以執行後段製程於晶圓上。在一些實施例中，如第9B圖中所示，剖面920的截面可以從半導體晶圓的前表面只延伸至局部的半導體晶圓。例如，切割出的截面可以保留半導體基板的下部，並且在例如產品晶粒之間的測試線(testing line)中，使得之後的後段製程可以執行在整個晶圓上。
在一些實施例中，如第10圖中所繪示，剖面1010的截面可以從半導體晶圓1000的前表面上的第一點延伸至前表面上的第二點，其中第一點在周邊邊緣1050，第二點與最近的邊緣1050分開。在一些實施例中，如第10圖中所繪示，剖面1020的截面可以從半導體晶圓1000的前表面上的第一點延伸至前表面上的第二點，其中第一點在周邊邊緣1050，第二點在另一個周邊邊緣1050。在一些實施例中，如第10圖中所繪示，剖面1030的截面可以從半導體晶圓1000的前表面上的第一點延伸至半導體晶圓1000的前表面上的第二點，其中第一點與距離第一點最近的邊緣1050分開，第二點與距離第二點最近的邊緣1050分開。在一些實施例中，剖面具有長度在約1微米和約10微米之間。
在步驟240，使用特性測量系統定性截面所暴露的部分形成的半導體晶圓的一或多個層。例如，當定性部分加工的半導體晶圓時，可以尚未執行後段製程或其他製程於部分加工的半導體晶圓上。由於可以直接測試截面所暴露部分形成的半導體晶圓的層(例如在暴露層和測試設備之間不具有其他額外層)，測試結果不受任何介入層干擾。例如，做為對操作員的輸入及/或部分自動化軟體驅動製程的回應，特性測量系統可以配置成執行輪廓定性，例如第11A圖中所繪示的掃描展延電阻顯微鏡或例如第11B圖中所繪示的擴散電阻分析(spreading resistance profiling，SRP)定性方法，其可以使用例如原子力顯微鏡或相似的平台。在一些實施例中，特性測量系統可以配置成執行其他定性製程。應理解的是，此處提供的這些輪廓定性方法僅做為示例，因此不應解釋成將本公開限制在這些輪廓定性方法。其他輪廓定性方法也涵括在本公開內。
在一些實施例中，使用掃描展延電阻顯微鏡可以具有優勢的原因，至少是因為第一掃描展延電阻顯微鏡探針1110(參考第11A圖)方便直接接觸垂直或實質上垂直暴露的測試部分(相對於水平的半導體晶圓表面)，其中如本文其他內容所述，可以使用聚焦離子束製程方便暴露垂直或實質上垂直暴露的測試部分。另外，使用掃描展延電阻顯微鏡可以具有優勢的原因，至少是因為可以方便定位掃描展延電阻顯微鏡系統的第二探針，從而可以與在測試部分中或接近測試部分的接觸件電性連接，其中使用相同於形成電路接觸件的半導體加工步驟形成接觸件。
使用掃描展延電阻顯微鏡可以具有優勢的原因，至少是因為探針接觸可以具有尺寸在約8 nm至約12 nm的範圍中。在一些實施例中，探針接觸可以具有尺寸等於約10 nm。使用掃描展延電阻顯微鏡可以具有優勢的原因，至少是因為可以在約10微米和約2毫米之間的距離分離第一探針和第二探針。
在一些實施例中，使用擴散電阻分析具有優勢的原因，至少是因為擴散電阻分析可以使用以例如約15微米的距離分離的兩個探針(探針1120和探針1130)直接接觸單一表面，其中單一表面可以例如是相對於半導體晶圓的頂表面的斜邊，如第11B圖中所繪示。使用擴散電阻分析可以具有優勢的原因，至少是因為探針接觸可以具有尺寸在約1.8微米至約2.2微米的範圍中。在一些實施例中，探針接觸可以具有尺寸等於約2微米。
掃描探針顯微鏡是包括診斷半導體晶片的數種掃描技術的總稱，例如導電式原子力顯微鏡(conducting atomic force microscopy)、掃描擴散電阻顯微鏡(scanning spreading resistance microscopy)、掃描電容顯微鏡和掃描穿隧顯微鏡(scanning tunneling microscopy)。根據本公開，在一些實施例中，在完全製造半導體晶圓上的電路之前執行掃描探針顯微鏡。
在一些實施例中，特性測量系統產生部分截面的二維圖譜或表示圖，其中二維圖譜或表示圖提供部分截面上的數個位置點中各者的成分指示。例如，特性測量系統可以產生指示圖譜各點的電子電阻的二維圖譜或表示圖，其中圖譜各點對應於截面上的位置點。
在一些實施例中，特性測量系統產生部分製造的半導體晶圓的前部或頂部的二維圖譜或表示圖，其中部分製造的半導體晶圓的前部或頂部可以不經由剖面步驟而暴露，以及其中二維圖譜或表示圖提供前部或頂部上的數個位置點中各者的成分指示。例如，特性測量系統可以產生指示圖譜各點的電子電阻的二維圖譜或表示圖，其中圖譜各點對應於前部或頂部上的位置點。
在一些實施例中，半導體晶圓並未放置於橫切設備中，以及在定性之前未進行剖面。取代的是，可以使用本文所述的技術定性已先暴露的部分的半導體晶圓。
在步驟250，操作員及/或自動化分析機器分析截面的二維圖譜或表示圖，以判定先前執行的製造加工步驟是否適當形成所定性截面的一或多個層。例如，可以分析二維圖譜或表示圖中展現的一或多個先前形成層或層之間的界線，以判定是否符合特定數值或範圍。
例如，可以測量或其他方式判定一或多個參數，並且與規格進行比較，以判定半導體晶圓是否符合製造規格。例如，可以測量一或多個層的一或多個界線的一或多個寬度、一或多個深度、一或多個厚度和一或多個位置，並且與規格最小極限值、最大極限值、容許範圍極限值、不容許範圍極限值或另一個極限值進行比較。在一些實施例中，可以測量一或多個層之間的空間，並且與規格進行比較，以判定半導體晶圓是否符合規格。在一些實施例中，特性測量系統測量的參數(例如阻抗)與規格極限值進行比較，以判定符合程度。
在一些實施例中，測量位於半導體晶圓上第一位置的特定測試部分或電路部分的一或多個第一參數，並且與位於半導體晶圓上一或多個額外位置的一或多個額外測試部分或電路部分的一或多個對應的第二參數進行比較。在這樣的實施例中，與極限值比較的參數可以包括最大差值、平均值、標準差或所測量參數分佈的另一個統計參數。
在一些實施例中，操作員以電腦做為操作界面，其中電腦具有處理器、記憶體和圖形使用者介面(graphical user interface，GUI)以判定半導體晶圓是否符合製造規格。例如，處理器可以執行包括指示的軟體，使得處理器回應操作員的指令而產生在二維圖譜或表示圖的圖形顯示影像上的一或多個尺標或標記的圖形標示，其中特性測量系統產生截面的二維圖譜或表示圖。
操作員使用尺標或標記的圖形標示可以量化特定的參數以產生測量值。操作員、電腦或另一個電腦化系統可以比較測量值與一或多個適當的規格範圍，以判定半導體晶圓是否符合製造規格。
在一些實施例中，具有處理器、記憶體和圖形使用者介面的電腦自動判定半導體晶圓是否符合製造規格。例如，處理器可以執行包括指示的軟體，使得處理器量化各個特定的參數以產生測量值。電腦或另一個電腦化系統可以比較測量值與一或多個適當的規格範圍，以判定半導體晶圓是否符合製造規格。
根據一些實施例，第3A圖繪示部分半導體晶圓300的示意截面圖，其中半導體晶圓300在經過測試程序之前具有部分形成的半導體電路形成於其上。繪示的實施例具有具體的結構形成在所繪示的層中。在一些實施例中，其他結構形成在所繪示的層中及/或其他層中。
如圖中所繪示，形成在半導體晶圓300上的部分形成的半導體電路包括形成在P型基板310上的深P阱(deep P-well，DPW)部分320和深P阱部分340以及單元P阱(cell P-well，CPW)部分330和單元P阱部分350。在一些其他實施例，也包括其他層。
在一些實施例中，部分形成的半導體電路包括一或多個結構或層，其中當結合隨後製造的其他結構或層(如果存在)時可以組成完整形成的半導體電路。在一些實施例中，完整形成的半導體電路包括例如具有一或多個電晶體和一或多個二極體的像素電路。在一些實施例中，完整形成的半導體電路包括具有數個電晶體和電性連接電晶體的導電元件的一或多個數位邏輯電路，以及具有例如數個電晶體、電阻器、電容器、二極體和電性連接電晶體、電阻器、電容器和二極體的導電元件的類比(analog)電路。
可以根據第1圖的方法100的實施例製造半導體晶圓300。例如，在形成深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350之後，可以根據例如第2圖的方法200剖面和測試半導體晶圓300。例如，可以剖面深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350之中的一者或兩者，並且測試一或多個參數。此外，一旦判定半導體晶圓300通過方法200的測試，可以執行隨後的製造加工步驟以朝向形成其上的半導體電路而產生接續層。
根據一些實施例，第3B圖繪示部分半導體晶圓300的示意截面圖，其中半導體晶圓300在經過測試程序之後具有接續層形成於部分形成的半導體電路上。繪示的實施例具有具體的結構形成在所繪示的層中。在一些實施例中，其他結構形成在所繪示的層中及/或其他層中。
如圖中所繪示，形成在半導體晶圓300上的部分形成的半導體電路繼續包括深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350。在此示例中，部分形成的半導體電路包括深N型嵌入式光電二極體(deep N-type pinned photodiode，DNPPD)佈植部分360和深N型嵌入式光電二極體佈植部分380，以及N型嵌入式光電二極體(N-type pinned photodiode，NPPD)佈植部分370和N型嵌入式光電二極體佈植部分390，做為半導體晶圓300通過測試的結果，上述部份形成在P型基板310上。在一些實施例中，也包括其他層。
在一些實施例中，製造剖面以形成第3A圖和第3B圖中所示的半導體晶圓300中的水平面，並且測試剖面的一或多個測試特徵。
在一些實施例中，測試半導體晶圓300的一或多個測試特徵，其中測試特徵並未由切割操作所暴露。例如，在一些實施例中，可以測試半導體晶圓300的上表面上的測試特徵，如第3A圖和第3B圖中所繪示。
根據一些實施例，第4A圖繪示部分半導體晶圓400的示意截面圖，其中半導體晶圓400在經過測試程序之前具有部分形成的半導體電路形成於其上。繪示的實施例具有具體的結構形成在所繪示的層中。在一些實施例中，其他結構形成在所繪示的層中及/或其他層中。測試結構可以是例如具有佈植深度在約1微米和約5微米之間。也可以使用其他深度。在一些實施例中，一或多個測試結構的佈植深度在約1微米和約5微米之間，並且佈植深度獨立於相同佈植層中的對應電路結構。在一些實施例中，一或多個測試結構的佈植深度相同於或大約相同於相同佈植層中的對應電路結構的佈植深度。
如圖中所繪示，形成在半導體晶圓400上的部分形成的半導體電路包括電路部分410，電路部分410具有形成在P型基板310上的深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350。另外，半導體晶圓400包括測試部分420，其中測試部分420與電路部分410分開，並且測試部分420包括深P阱測試結構460和單元P阱測試結構470。在一些實施例中，電路部分410和測試部分420之中一者或兩者也包括其他層。可以透過剖面製程暴露第4A圖中繪示的測試部分420的截面，例如參考第2圖的步驟230所述。
可以根據第1圖的方法100的實施例製造半導體晶圓400。例如，在製造製程期間可以同時形成深P阱部分320和深P阱部分340以及深P阱測試結構460。可以特定形成深P阱測試結構460做為測試結構。例如，可以按一定尺寸製造深P阱測試結構460，使得深P阱測試結構460具有在測試程序期間容易接觸(access)的待測特徵。例如，深P阱測試結構460可以比深P阱部分320和深P阱部分340寬。在一些實施例中，從第4A圖中所繪示的視圖觀察，深P阱測試結構460的寬度可以是至少1微米。例如，深P阱測試結構460的寬度可以在約1微米和約2微米之間。在一些實施例中，深P阱測試結構460可以與其他層分開，使得深P阱測試結構460實質上隔離，從而改善測試期間的接觸。
相似地，在製造製程期間也可以同時形成單元P阱部分330和單元P阱部分350以及單元P阱測試結構470。可以特定形成單元P阱測試結構470做為測試結構。例如，可以按一定尺寸製造單元P阱測試結構470，使得單元P阱測試結構470具有在測試程序期間容易接觸的待測特徵。例如，單元P阱測試結構470可以比單元P阱部分330和單元P阱部分350寬。在一些實施例中，從第4A圖中所繪示的視圖觀察，單元P阱測試結構470的寬度可以是至少1微米。例如，單元P阱測試結構470的寬度可以在約1微米和約2微米之間。在一些實施例中，單元P阱測試結構470可以與其他層分開，使得單元P阱測試結構470實質上隔離，從而改善測試期間的接觸。
因此，在一些實施例中，為了如本文所述測試製造製程的表現，形成做為測試結構的深P阱測試結構460和單元P阱測試結構470，並且不形成製程指標的功能性電路的一部份。例如，形成深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350以配合其他層執行例如訊號處理操作的功能，而形成各個深P阱測試結構460和單元P阱測試結構470做為測試。
可以根據例如方法200的步驟230剖面測試部分420，以暴露深P阱測試結構460和單元P阱測試結構470。在一些實施例中，未對電路部分410進行剖面和測試。在剖面深P阱測試結構460和單元P阱測試結構470之中一者或兩者之後，可以根據例如第2圖的方法200的步驟240和步驟250測試深P阱測試結構460和單元P阱測試結構470之中一者或兩者。例如，可以測試深P阱測試結構460和單元P阱測試結構470之中一者或兩者的一或多個參數。此外，一旦判定半導體晶圓400通過方法200的測試，可以執行隨後的製造加工步驟以朝向形成其上的半導體電路而產生額外層。
根據一些實施例，第4B圖繪示部分半導體晶圓400的示意截面圖，其中半導體晶圓400在經過測試程序之後具有額外層形成於部分形成的半導體電路上。如圖中所繪示，形成在半導體晶圓400上的部分形成的半導體電路繼續包括深P阱部分320和深P阱部分340以及單元P阱部分330和單元P阱部分350。半導體晶圓400也繼續包括因剖面而暴露的測試部分420，儘管第4B圖中未繪示測試部分420。電路部分410另外包括深N型嵌入式光電二極體佈植部分360和深N型嵌入式光電二極體佈植部分380以及N型嵌入式光電二極體佈植部分370和N型嵌入式光電二極體佈植部分390，做為半導體晶圓400通過測試的結果，上述部份形成在P型基板310上。半導體晶圓400也包括測試部分430，其中測試部分430與測試部分420和電路部分410分開，並且測試部分430包括深N型嵌入式光電二極體測試結構490，在形成半導體電路的更多層之前，深N型嵌入式光電二極體測試結構490可以用於進一步的測試。可以根據例如本文所述方法的一或多個態樣測試深N型嵌入式光電二極體測試結構490。在一些實施例中，也可以包括其他層。可以透過剖面製程暴露第4B圖中繪示的測試部分430的截面，例如參考第2圖的步驟230所述。
在一些實施例中，第一剖面暴露深P阱測試結構460和單元P阱測試結構470，以及第二剖面暴露深N型嵌入式光電二極體測試結構490。在一些實施例中，第一剖面和第二剖面未相交。在一些實施例中，第一剖面未暴露深N型嵌入式光電二極體測試結構490。在一些實施例中，第二剖面未暴露深P阱測試結構460或單元P阱測試結構470。
在一些實施例中，製造剖面以形成第4A圖和第4B圖中所示的測試部分420中的水平面，並且測試測試部分420的一或多個測試特徵。
在一些實施例中，測試測試部分420的一或多個測試特徵，其中測試特徵並未由切割操作所暴露。例如，可以測試測試部分420及/或測試部分430的上表面上的測試特徵，如第4A圖和第4B圖中所繪示。
根據一些實施例，第5圖繪示部分半導體晶圓500的示意截面圖，其中半導體晶圓500具有部分形成的測試電路510。測試電路510可以具有特徵相似於或相同於本文所述半導體晶圓的電路部分中形成的結構，例如參考第4A圖所述的電路部分410。在一些實施例中，測試電路510可以具有特徵相似於或相同於本文所述半導體晶圓的測試部分中形成的結構，例如參考第4A圖所述的測試部分420。在一些實施例中，測試電路510中也可以包括其他層。可以透過剖面製程暴露第5圖中繪示的部分形成的測試電路510的截面，例如參考第2圖的步驟230所述。
半導體晶圓500也包括基板接觸件520。在測試程序的一些實施例中，使用連接至基板310的電性連接以提供測試設備的第一探針的導電途徑。使用測試設備的第二探針接觸沿著暴露截面的多個位置點。測試設備產生橫跨第一探針和第二探針的電壓，並且測量第一探針和第二探針之間的導電電流。因此，可以測量或計算阻抗並且和第二探針的各個接觸位置點產生關聯，以形成暴露截面的二維圖譜或其他表示圖。
可以根據第1圖的方法100的實施例製造半導體晶圓500。可以根據例如方法200的步驟230剖面測試電路510，以暴露測試電路510的測試特徵。在一些實施例中，半導體晶圓500另外包括未剖面的電路部分(未示出)。在對測試電路510進行剖面之後，可以根據例如第2圖的方法200的步驟240和步驟250測試測試電路510。在測試測試電路510時，基板接觸件520可以提供測試設備的探針的導電途徑，如上所述。例如，可以測試測試電路510的一或多個參數。此外，一旦判定半導體晶圓500通過方法200的測試，可以執行隨後的製造加工步驟以朝向形成其上的半導體電路而產生額外層。
基板接觸件520可以包括一或多個導電佈植層。在一些實施例中，基板接觸件520另外包括導電金屬化層(metallization layer)。在一些實施例中，和形成在半導體晶圓500上或半導體晶圓500中的一或多個電路結構相比，可以使用相同的半導體製造設備以及相同時間部分或整體形成基板接觸件520。在一些實施例中，使用聚焦離子束製程部分或整體形成基板接觸件520。
半導體晶圓500也包括環繞基板接觸件520和測試電路510的隔離結構530。隔離結構530配置成提供電性隔離至基板接觸件520和測試電路510，從而在測試期間減少來自測試電路510之外的結構的電子干擾，或者電子干擾對測試結果不造成影響。例如，隔離結構530減少自由電子或電洞，或者自由電子或電洞因為隔離結構530而對測試結果不造成影響。
可以使用例如任何本領域技術人員已知的隔離結構形成隔離結構530。例如，隔離結構530可以包括一或多個摻雜物、氧化物或溝槽。在一些實施例中，隔離結構530是非導電的。在一些實施例中，隔離結構530是導電的，並且在測試程序期間接地或導電至一些其他直流電壓。
根據一些實施例，第6圖繪示部分半導體晶圓600的示意圖，其中半導體晶圓600具有部分形成的測試電路510。半導體晶圓600也包括基板接觸件620。可以根據第1圖的方法100的實施例製造半導體晶圓600。可以透過剖面製程暴露第6圖中繪示的部分形成的測試電路510的截面，例如參考第2圖的步驟230所述。
基板接觸件620可以包括一或多個導電佈植層。在一些實施例中，基板接觸件620另外包括導電金屬化層。在一些實施例中，基板接觸件620從半導體晶圓600的前表面或頂表面一路延伸至半導體晶圓600的相對背表面或底表面，其中基板接觸件620未由層間介電質所覆蓋。在一些實施例中，和形成在半導體晶圓600上或半導體晶圓600中的一或多個電路結構相比，可以使用相同的半導體製造設備以及相同時間部分或整體形成基板接觸件620。在一些實施例中，使用聚焦離子束製程部分或整體形成基板接觸件620。
在一些實施例中，基板接觸件620直接接觸測試電路510的一或多個層或結構。因此，在測試程序期間，測量的阻抗主要或實質上整體基於基板接觸件620和測試電路510的一或多個層或結構的阻抗。
半導體晶圓600也包括環繞基板接觸件620和測試電路510的隔離結構530。隔離結構530配置成提供電性隔離至基板接觸件620和測試電路510，例如本文其他內容所述。
根據一些實施例，第7圖繪示半導體晶圓700的示意截面圖。半導體晶圓700包括電路區域710和測試部分721、測試部分722、測試部分723、測試部分724和測試部分725。
電路區域710包括部分或完整形成的數個半導體電路，各個半導體電路形成或部分地形成功能性電子電路，例如具有特徵相似於或相同於本文所述半導體晶圓的電路部分。在完成之後，半導體電路可以包括電性連接襯墊或端點，其可以由例如測試設備所接觸以在半導體電路上執行電子操作測試。半導體電路可以與另一個半導體電路分開，從而可以使用切割操作分離半導體電路以形成數個半導體電路晶粒，各個半導體電路晶粒具有一或多個功能性半導體電路形成於其上。在一些實施例中，本文所述的方法包括測試半導體電路。在一些實施例中，本文所述的方法包括使用例如切割操作物理性彼此分離半導體電路。在一些實施例中，本文所述的方法包括將半導體電路晶粒封裝進積體電路封裝中。
各個測試部分721、測試部分722、測試部分723、測試部分724和測試部分725可以具有特徵相似於或相同於本文所述半導體晶圓的測試部分。各個測試部分721、測試部分722、測試部分723、測試部分724和測試部分725可以具有特徵相似於或相同於本文所述半導體晶圓的電路部分或形成在半導體晶圓上的其他產品晶粒。在一些實施例中，各個測試部分721、測試部分722、測試部分723、測試部分724和測試部分725具有測試結構和特徵相似於或相同於測試部分721、測試部分722、測試部分723、測試部分724和測試部分725之中另一者。在一些實施例中，各個測試部分721、測試部分722、測試部分723、測試部分724和測試部分725具有一或多個測試結構和特徵不同於測試部分721、測試部分722、測試部分723、測試部分724和測試部分725之中的其他者。在一些實施例中，測試部分721、測試部分722、測試部分723、測試部分724和測試部分725可以設置在切口中或測試線中。在一些實施例中，測試部分721、測試部分722、測試部分723、測試部分724和測試部分725可以具有約1微米至5微米的深度，而產品裝置的佈植面積具有約1微米至10微米的側寬度和約10微米至2毫米的長度。
在一些實施例中，在半導體晶圓700中或半導體晶圓700上形成一或多個第一層之後，並且在半導體晶圓700中或半導體晶圓700上形成一或多個第二層之前，對測試部分721、測試部分722、測試部分723、測試部分724和測試部分725的第一子集進行剖面和測試，以及在半導體晶圓700中或半導體晶圓700上形成一或多個第二層之後，對測試部分721、測試部分722、測試部分723、測試部分724和測試部分725的第二(不同的)子集進行剖面和測試。
根據一些實施例，第8圖繪示半導體電路製造製程方法800的示意圖。製程方法800包括多個形成層的步驟802至步驟846，其中各個步驟可以包括數個步驟以形成一或多個半導體層。可以使用製程方法800的多個步驟，以形成例如半導體晶圓上的電路部分和測試部分的半導體層，如第3A圖、第3B圖、第4A圖、第4B圖、第5圖和第6圖中所繪示。在一些實施例中，使用製程方法800的步驟形成未繪示的其他結構。在一些實施例中，製程方法800包括本文未具體描述的其他步驟以在半導體晶圓上形成電路部分和測試部分的半導體層。在一些實施例中，省略一或多個所述的步驟。
在一些實施例中，第1圖的方法100和製造製程方法800一起使用。例如，在方法100的步驟110執行的加工步驟可以包括半導體電路製造製程方法800的一或多個形成多個層的步驟802至步驟844。在一些實施例中，在方法100的步驟150執行的加工步驟可以包括半導體電路製造製程方法800的一或多個形成多個層的步驟804至步驟846。
在一些實施例中，方法100與省略一或多個步驟802至步驟848及/或添加一或多個額外步驟的其他製造製程一起使用。在一些實施例中，省略方法100的一或多個步驟及/或在方法100添加一或多個步驟的方法和製造製程方法800一起使用。這些組合和變化全部在本公開考量的範圍內。
在步驟802，執行氧化物產生步驟以在半導體晶圓的區域中產生一或多個氧化物層(oxide，OD)，其中這些區域隨後不會接受主動區佈植，例如源極和汲極擴散區域。在一些實施例中，也使用步驟802以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟802的結果或表現。使用本領域技術人員已知的技術執行步驟802。
在一些實施例中，在步驟802之後和在步驟804之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟804，執行場阱佈植(field well implant，FLD)以至少修復先前造成的任何佈植損壞，以及減少或刪減隔離結構530中的缺陷以減少或刪減缺陷造成的隔離結構530中的漏電流。在一些實施例中，也使用步驟804以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟804的結果或表現。使用本領域技術人員已知的技術執行步驟804。
在一些實施例中，在步驟804之後和在步驟806之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟806，執行佈植步驟以產生數位邏輯(Logic)電路的一或多個佈植層。在一些實施例中，也使用步驟806以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟806的結果或表現。使用本領域技術人員已知的技術執行步驟806。
在一些實施例中，在步驟806之後和在步驟808之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟808，執行佈植步驟以產生一或多個深P型阱層(deep P-well，DPW)。在一些實施例中，也使用步驟808以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟808的結果或表現。使用本領域技術人員已知的技術執行步驟808。
在一些實施例中，在步驟808之後和在步驟810之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟810，執行佈植步驟以產生一或多個較淺的單元P型阱層(cell P-well，CPW)。在一些實施例中，也使用步驟810以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟810的結果或表現。使用本領域技術人員已知的技術執行步驟810。
在一些實施例中，在步驟810之後和在步驟812之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟812，執行佈植步驟以產生一或多個嵌入式光電二極體的深N型佈植層(deep N-type pinned photodiode，DNPPD)。在一些實施例中，也使用步驟812以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟812的結果或表現。使用本領域技術人員已知的技術執行步驟812。
在一些實施例中，在步驟812之後和在步驟818之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟818，執行氧化物產生步驟以產生一或多個閘極氧化物層(gate oxide，GATE OX)。在一些實施例中，也使用步驟818以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟818的結果或表現。使用本領域技術人員已知的技術執行步驟818。
在一些實施例中，在步驟818之後和在步驟820之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟820，執行多晶光刻操作(poly photolithography，PO PH)以定義控制裝置開關的多晶閘極區域。在一些實施例中，也使用步驟820以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟820的結果或表現。使用本領域技術人員已知的技術執行步驟820。
在一些實施例中，在步驟820之後和在步驟822之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟822，執行佈植步驟以產生一或多個嵌入式光電二極體的N型佈植層(N-type pinned photodiode，NPPD)。在一些實施例中，也使用步驟822以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟822的結果或表現。使用本領域技術人員已知的技術執行步驟822。
在一些實施例中，在步驟822之後和在步驟824之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟824，移除多晶硬遮罩(poly hard mask remove，POHM RM)，例如定義多晶下佈植(under poly implant)和後佈植(post implant)區域的硬遮罩。在一些實施例中，也使用步驟824以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟824的結果或表現。使用本領域技術人員已知的技術執行步驟824。
在一些實施例中，在步驟824之後和在步驟826之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟826，執行佈植步驟以產生一或多個輕摻雜的汲極層(logic lightly doped drain，Logic LDD)。在一些實施例中，也使用步驟826以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟826的結果或表現。使用本領域技術人員已知的技術執行步驟826。
在一些實施例中，在步驟826之後和在步驟830之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟830，執行佈植步驟以產生一或多個嵌入式光電二極體的P型佈植層(P-type pinned photodiode，PPPD)。在一些實施例中，也使用步驟830以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟830的結果或表現。使用本領域技術人員已知的技術執行步驟830。
在一些實施例中，在步驟830之後和在步驟832之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟832，藉由沉積氧化物膜定義間隔物(spacer，SW)以保護多晶矽或類似者。在一些實施例中，也使用步驟832以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟832的結果或表現。使用本領域技術人員已知的技術執行步驟832。
在一些實施例中，在步驟832之後和在步驟836之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟836，執行佈植步驟以產生一或多個N型電晶體的源極和汲極的N型佈植層(N implant layer for source and drain，N+ S/D)。在一些實施例中，也使用步驟836以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟836的結果或表現。使用本領域技術人員已知的技術執行步驟836。
在一些實施例中，在步驟836之後和在步驟838之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟838，執行佈植步驟以產生一或多個P型電晶體的源極和汲極的P型佈植層(P implant layer for source and drain，P+ S/D)。在一些實施例中，也使用步驟838以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟838的結果或表現。使用本領域技術人員已知的技術執行步驟838。
在一些實施例中，在步驟838之後和在步驟840之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟840，執行佈植步驟以產生一或多個嵌入式光電二極體的P型佈植層(P-type pinned photodiode，PPPD)。在一些實施例中，也使用步驟840以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟840的結果或表現。使用本領域技術人員已知的技術執行步驟840。
在一些實施例中，在步驟840之後和在步驟842之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟842，執行沉積步驟以產生一或多個光阻保護層，例如一或多個光阻保護氧化物層(resist protection oxide layer，RPO)。在一些實施例中，也使用步驟842以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟842的結果或表現。使用本領域技術人員已知的技術執行步驟842。
在一些實施例中，在步驟842之後和在步驟844之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟844，執行沉積步驟以產生一或多個介電層(例如層間介電質(interlayer dielectric，ILD))。在一些實施例中，也使用步驟844以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟844的結果或表現。使用本領域技術人員已知的技術執行步驟844。
在一些實施例中，在步驟844之後和在步驟846之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟846，為形成後段製程金屬接觸件定義接觸件(contact，CT)。在一些實施例中，也使用步驟846以產生可以位於半導體晶圓的測試部分中的測試結構。測試結構可以包括能使用本文所述技術測試的特徵，以測試步驟846的結果或表現。使用本領域技術人員已知的技術執行步驟846。
在一些實施例中，在步驟846之後和在另一個層的產生步驟(未示出)之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在一些實施例中，在未描述的第一層產生步驟之後以及在未描述的第二層產生步驟之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在一些實施例中，在未描述的第一層產生步驟之後以及在已描述的第二層產生步驟之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在一些實施例中，在已描述的第一層產生步驟之後以及在未描述的第二層產生步驟之前，方法800包括相似於或相同於上方參考第1圖的步驟120、步驟130和步驟140所述的特徵或行動。
在步驟848，執行晶圓允收測試(wafer acceptance test，WAT)程序，例如本文其他內容所述的晶圓允收測試。
如上文中進一步詳細所述，半導體製造製程包括形成多個獨立且不同的層。這些層可以包括例如一或多個結晶半導體基板(其中部分的基板各個摻雜不同的摻雜劑種類或摻雜劑種類濃度，如本領域技術人員所理解)、絕緣體(例如氧化物)、導體(例如鋁)和電阻器(例如多晶矽)。藉由特定的半導體製造製程形成各層，以及各層的多個特性因為例如溫度、壓力、時長、配方和數個其他製造和環境條件的變化而具有一些變異，如本領域技術人員所理解。有時這些變異導致形成的一或多個層具有不夠好的品質，使得例如所產生的晶圓無法使用或具有不夠好的品質，或者使得例如所產生的晶圓具有的晶粒數量少於可用電路或品質足夠好的電路中可接受的晶粒數量。
在本文所述的多個實施例中，描述測試一或多個層具有足夠好的品質的製造方法。測試發生在形成一或多個第一層之後以及在形成一或多個額外層之前，其中第一層和一或多個額外層兩者集體形成在製造製程期間製造的電路。在測試製程期間，測試一或多個第一層。在一些實施例中，若發現測試層具有足夠好的品質，進一步加工半導體晶圓，使得額外層形成在半導體晶圓中及/或半導體晶圓上。在一些實施例中，若發現測試層具有不夠好的品質，從製造製程移除半導體晶圓。
本公開的一個態樣是製造半導體晶圓的方法。方法包括將半導體晶圓暴露至一或多個摻雜劑種類以形成半導體晶圓上的一或多個第一佈植層、測試所形成的一或多個第一佈植層的一或多個幾何參數值、在測試一或多個幾何參數值之後有條件地將半導體晶圓暴露至一或多個摻雜劑種類以形成半導體晶圓上的一或多個額外佈植層、在形成一或多個額外佈植層之後有條件地形成半導體晶圓上的一或多個額外電路層以形成半導體晶圓上的複數個功能性電子電路，以及使用晶圓允收測試步驟有條件地測試半導體晶圓。
在一些實施例中，測試所形成的一或多個第一佈植層的一或多個幾何參數值包括判定一或多個幾何參數值，以及比較各個參數值與極限值。
在一些實施例中，形成半導體晶圓上的一或多個第一佈植層包括形成包括一或多個第一佈植層的電路部分、形成包括一或多個第一佈植層的測試部分，以及測試所形成的一或多個第一佈植層的一或多個幾何參數值包括測試測試部分的一或多個第一佈植層。
在一些實施例中，形成半導體晶圓上的一或多個第一佈植層包括形成包括一或多個第一佈植層的電路部分，以及形成包括一或多個第一佈植層的測試部分，其中未測試電路部分的一或多個第一佈植層。
在一些實施例中，一或多個第一佈植層和一或多個額外的佈植層配合形成至少局部的配置成處理電子訊號的電子電路。
在一些實施例中，若一或多個幾何參數值的測試判定一或多個幾何參數值各個落入一或多個規定極限值內，形成半導體晶圓上的一或多個額外佈植層，以及若一或多個幾何參數值的測試判定一或多個幾何參數值的至少一者各個落於一或多個規定極限值之外，不形成半導體晶圓上的一或多個額外佈植層。
本公開的另一個態樣是半導體晶圓，包括形成電路部分和第一測試部分的一或多個第一佈植層，電路部分形成至少部分形成的半導體電路，其中第一測試部分中的第一剖面暴露第一測試部分的一或多個第一佈植層，以及進一步形成電路部分和第二測試部分的一或多個第二佈植層，其中第二測試部分中的第二剖面暴露第二測試部分的一或多個第二佈植層，其中第一測試部分和第二測試部分分開，以及其中第一剖面和第二剖面不相交。
在一些實施例中，第一剖面未暴露一或多個第二佈植層的任何一者。
在一些實施例中，第二剖面未暴露一或多個第一佈植層的任何一者。
在一些實施例中，形成第一測試部分的一或多個第一佈植層具有由第一剖面暴露的尺寸大於電路截面中形成電路部分的一或多個第一佈植層的尺寸，其中電路截面和第一剖面以相同的角度相交半導體晶圓定義的一個平面。
在一些實施例中，隔離結構環繞各個第一測試部分和第二測試部分。
本公開的另一個態樣是製造半導體晶圓的方法，方法包括將半導體晶圓暴露至一或多個摻雜劑種類以形成半導體晶圓上的一或多個第一佈植層、切割半導體晶圓以暴露一或多個第一佈植層，以及測試一或多個第一佈植層的一或多個幾何參數值，其中測試包括使用探針接觸所暴露的一或多個第一佈植層。方法也包括，在測試一或多個幾何參數值之後，有條件地形成半導體晶圓上的一或多個金屬化層以電性連接半導體晶圓上的複數個功能性電子電路，和使用晶圓允收測試步驟有條件地測試半導體晶圓。
在一些實施例中，測試包括使用探針直接接觸所暴露的一或多個第一佈植層。
在一些實施例中，一或多個幾何參數值包括所形成的一或多個第一佈植層的至少一個尺寸。
在一些實施例中，測試所形成的一或多個第一佈植層的一或多個幾何參數值包括判定一或多個幾何參數值，以及比較各個參數值與極限值。
在一些實施例中，方法進一步包括，在形成半導體晶圓上的一或多個金屬化層之後，測試所形成的一或多個金屬化層的一或多個額外幾何參數值。
在一些實施例中，形成半導體晶圓上的一或多個第一佈植層包括形成包括一或多個第一佈植層的電路部分以及形成包括一或多個第一佈植層的測試部分，其中測試所形成的一或多個第一佈植層的一或多個幾何參數值包括測試測試部分的一或多個第一佈植層。
在一些實施例中，形成半導體晶圓上的一或多個第一佈植層包括形成包括一或多個第一佈植層的電路部分以及形成包括一或多個第一佈植層的測試部分，其中未測試電路部分的一或多個第一佈植層。
在一些實施例中，一或多個第一佈植層和一或多個金屬化層配合形成至少局部的配置成處理電子訊號的電子電路。
在一些實施例中，若一或多個幾何參數值的測試判定一或多個幾何參數值各個落在一或多個規定極限值內，形成半導體晶圓上的一或多個金屬化層，以及若一或多個幾何參數值的測試判定一或多個幾何參數值的至少一者各個落於一或多個規定極限值之外，不形成半導體晶圓上的一或多個金屬化層。
在上述內文中和請求項中，例如「至少一者」或「一或多個」的術語可以出現在元件或特徵的連結清單之前。述與「及/或」也可以出現在兩個或更多元件或特徵的清單中。除非使用這些用語的內文中另外隱含或明確牴觸，這樣的用語是意圖獨自表示清單中的任何元件或特徵，或者任何列出的元件或特徵與任何其他列出的元件或特徵的組合。例如，用語「A和B的至少一者」、「一或多個A和B」以及「A及/或B」各自意圖表示「A自身、B自身或A和B一起」。相似的闡述也可以表示包括三個或更多個物件的清單。例如，用語「A、B和C的至少一者」、「一或多個A、B和C」以及「A、B及/或C」各自意圖表示「A自身、B自身、C自身、A和B一起、A和C一起、B和C一起或者A、B和C一起」。在上文中和請求項中使用術語「基於」是意圖表示「至少一部份基於」，因此也允許未列出的特徵或元件。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100:方法 110,120,130,140,150:步驟 200:方法 210,220,230,240,250:步驟 300:半導體晶圓 310:基板 320:深P阱部分 330:單元P阱部分 340:深P阱部分 350:單元P阱部分 360:深N型嵌入式光電二極體佈植部分 370:N型嵌入式光電二極體佈植部分 380:深N型嵌入式光電二極體佈植部分 390:N型嵌入式光電二極體佈植部分 400:半導體晶圓 410:電路部分 420,430:測試部分 460:深P阱測試結構 470:單元P阱測試結構 490:深N型嵌入式光電二極體測試結構 500:半導體晶圓 510:測試電路 520:基板接觸件 530:隔離結構 600:半導體晶圓 620:基板接觸件 700:半導體晶圓 710:電路區域 721,722,723,724,725:測試部分 800:方法 802,804,806,808,810,812,818,820,822,824,826,830,832,836,838,840,842,844,846,848:步驟 910,920:剖面 1000:半導體晶圓 1010,1020,1030:剖面 1050:邊緣 1110,1120,1130:探針
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖根據一些實施例繪示製造電路的方法流程圖。 第2圖根據一些實施例繪示測試部分形成的半導體電路的方法流程圖。 第3A圖根據一些實施例繪示在經過測試程序之前的部分形成的半導體電路的示意截面圖。 第3B圖根據一些實施例繪示第3A圖的半導體電路在經過測試程序和進一步製程之後的示意截面圖。 第4A圖根據一些實施例繪示在經過測試程序之前的部分形成的半導體電路和部分形成的測試電路的示意截面圖。 第4B圖根據一些實施例繪示第4A圖的半導體電路和測試電路在經過測試程序和進一步製程之後的示意截面圖。 第5圖根據一些實施例繪示部分形成的半導體及/或測試電路的示意截面圖。 第6圖根據一些實施例繪示部分形成的半導體及/或測試電路的示意圖。 第7圖根據一些實施例繪示半導體晶圓的示意圖。 第8圖根據一些實施例繪示半導體電路製造製程的示意圖。 第9A圖、第9B圖和第10圖是根據一些實施例的剖面的示意圖。 第11A圖是根據一些實施例可以使用的掃描展延電阻顯微鏡系統的示意圖。 第11B圖是根據一些實施例可以使用的擴散電阻分析系統的示意圖。 實際上，相似的參考數字可表示相似的結構、特徵或元件。
100:方法
110,120,130,140,150:步驟

Claims (20)

  1. 一種製造半導體晶圓的方法，包括： 將一半導體晶圓暴露至一或多個摻雜劑種類，以形成一或多個第一佈植層在所述半導體晶圓上； 測試所形成的所述一或多個第一佈植層的一或多個幾何參數值； 在測試所述一或多個幾何參數值之後，有條件地將所述半導體晶圓暴露至一或多個摻雜劑種類，以形成一或多個額外佈植層在所述半導體晶圓上； 在形成所述一或多個額外佈植層之後，有條件地形成一或多個額外電路層在所述半導體晶圓上，以形成複數個功能性電子電路在所述半導體晶圓上；以及 以晶圓允收測試步驟有條件地測試所述半導體晶圓。
  2. 如請求項1所述之方法，其中測試所形成的所述一或多個第一佈植層的所述一或多個幾何參數值包括： 判定所述一或多個幾何參數值；以及 比較各個所述幾何參數值與一極限值。
  3. 如請求項1所述之方法，其中形成所述一或多個第一佈植層在所述半導體晶圓上包括形成包括所述一或多個第一佈植層的一電路部分、形成包括所述一或多個第一佈植層的一測試部分，以及其中測試所形成的所述一或多個第一佈植層的所述一或多個幾何參數值包括測試所述測試部分的所述一或多個第一佈植層。
  4. 如請求項1所述之方法，其中形成所述一或多個第一佈植層在所述半導體晶圓上包括形成包括所述一或多個第一佈植層的一電路部分，以及形成包括所述一或多個第一佈植層的一測試部分，以及其中未測試所述電路部分的所述一或多個第一佈植層。
  5. 如請求項1所述之方法，其中所述一或多個第一佈植層和所述一或多個額外佈植層配合形成至少局部的配置成處理電子訊號的一電子電路。
  6. 如請求項1所述之方法，其中若測試所述一或多個幾何參數值判定所述一或多個幾何參數值的各者落在一或多個規定極限值內，形成所述一或多個額外佈植層在所述半導體晶圓上，以及其中若測試所述一或多個幾何參數值判定所述一或多個幾何參數值的至少一者各個落在一或多個規定極限值之外，不形成所述一或多個額外的佈植層在所述半導體晶圓上。
  7. 一種半導體晶圓，包括： 一或多個第一佈植層，形成一電路部分和一第一測試部分，所述電路部分形成一至少部分形成的半導體電路， 其中所述第一測試部分中的一第一剖面暴露所述第一測試部分的所述一或多個第一佈植層；以及 一或多個第二佈植層，進一步形成所述電路部分和一第二測試部分， 其中所述第二測試部分中的一第二剖面暴露所述第二測試部分的所述一或多個第二佈植層， 其中所述第一測試部分和所述第二測試部分分開，以及 其中所述第一剖面和所述第二剖面不相交。
  8. 如請求項7所述之半導體晶圓，其中所述第一剖面未暴露任何所述一或多個第二佈植層。
  9. 如請求項7所述之半導體晶圓，其中所述第二剖面未暴露任何所述一或多個第一佈植層。
  10. 如請求項7所述之半導體晶圓，其中形成所述第一測試部分的所述一或多個第一佈植層具有所述第一剖面暴露的一尺寸大於一電路截面中形成所述電路部分的所述一或多個第一佈植層的一尺寸，其中所述電路截面和所述第一剖面以相同的角度相交所述半導體晶圓定義的一平面。
  11. 如請求項7所述之半導體晶圓，其中一隔離結構環繞各個所述第一測試部分和所述第二測試部分。
  12. 一種製造半導體晶圓的方法，包括： 將一半導體晶圓暴露至一或多個摻雜劑種類，以形成一或多個第一佈植層在所述半導體晶圓上； 切割所述半導體晶圓以暴露所述一或多個第一佈植層； 測試所述一或多個第一佈植層的一或多個幾何參數值，其中所述測試包括以一探針接觸所暴露的所述一或多個第一佈植層； 在測試所述一或多個幾何參數值之後，有條件地形成一或多個金屬化層在所述半導體晶圓上，以電性連接所述半導體晶圓上的複數個功能性電子電路；以及 以晶圓允收測試步驟有條件地測試所述半導體晶圓。
  13. 如請求項12所述之方法，其中所述測試包括以所述探針直接接觸所暴露的所述一或多個第一佈植層。
  14. 如請求項12所述之方法，其中所述一或多個幾何參數值包括所形成的所述一或多個第一佈植層的至少一尺寸。
  15. 如請求項12所述之方法，其中測試所形成的所述一或多個第一佈植層的所述一或多個幾何參數值包括： 判定所述一或多個幾何參數值；以及 比較各個所述幾何參數值與一極限值。
  16. 如請求項12所述之方法，進一步包括在形成所述一或多個金屬化層在所述半導體晶圓上之後，測試所形成的所述一或多個金屬化層的一或多個額外幾何參數值。
  17. 如請求項12所述之方法，其中形成所述一或多個第一佈植層在所述半導體晶圓上包括形成包括所述一或多個第一佈植層的一電路部分，以及形成包括所述一或多個第一佈植層的一測試部分，以及其中測試所形成的所述一或多個第一佈植層的所述一或多個幾何參數值包括測試所述測試部分的所述一或多個第一佈植層。
  18. 如請求項12所述之方法，其中形成所述一或多個第一佈植層在所述半導體晶圓上包括形成包括所述一或多個第一佈植層的一電路部分，以及形成包括所述一或多個第一佈植層的一測試部分，以及其中未測試所述電路部分的所述一或多個第一佈植層。
  19. 如請求項12所述之方法，其中所述一或多個第一佈植層和所述一或多個金屬化層配合形成至少局部的配置成處理電子訊號的一電子電路。
  20. 如請求項12所述之方法，其中若測試所述一或多個幾何參數值判定所述一或多個幾何參數值各個落在一或多個規定極限值內，所述一或多個金屬化層形成在所述半導體晶圓上，以及其中若測試所述一或多個幾何參數值判定所述一或多個幾何參數值的至少一者各個落在一或多個規定極限值之外，所述一或多個金屬化層不形成在所述半導體晶圓上。
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