CN109920742B - 一种半导体器件失效检测方法 - Google Patents

Abstract

本发明公开了一种半导体器件失效检测方法，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

Description

一种半导体器件失效检测方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件失效检测方法。

背景技术

在半导体器件的研发和生产过程中，失效分析是改善工艺条件、提高产品良率不可或缺的重要手段。失效分析流程中，最基本、最重要的步骤就是失效位置的定位，定位的精度直接影响后续的分析；因此，如何准确的定位到失效位置尤为关键。

但是，在目前的三维存储器产品中，阵列区结构为字线层堆叠模式，随着堆叠层数越来越多(≥32层)，阵列区范围越来越大(≥3mm*6mm)，阵列区的失效将成为主要的失效模式。其中，针对字线与源极间发生短路类型的失效，由于器件结构的特殊性，阵列区内源极呈分多段的不连续状态，常规的测量方案只能分段测试来确定字线与源极间的漏电路径；不仅如此，由于纳米点针台的测量范围有限，传统的方法无法判断字线层与源级间的漏电路径从而无法实现三维存储器阵列区字线与源极间短路失效位置的定位。

由此可见，本领域现阶段亟需一种半导体器件栅极与源极之间进行短路检测方法，以实现短路失效位置的精准定位与表征。

发明内容

有鉴于此，本发明的主要目的在于提供一种半导体器件失效检测方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种半导体器件失效检测方法，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：

在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；

基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

上述方案中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：对所述半导体器件进行处理，以使所述衬底的接触栓塞与所述栅极层的接触栓塞暴露出来。

上述方案中，所述电流值通过纳米点针台进行测量；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：使用所述纳米点针台的一根针连接所述衬底的接触栓塞，使用所述纳米点针台的另一根针连接所述栅极层的接触栓塞。

上述方案中，所述衬底与所述源极区之间形成PN结具体包括：所述衬底为P型掺杂，所述源极区为N型掺杂；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞上加正电压，在所述栅极层的接触栓塞上加负电压。

上述方案中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：在所述多层栅极层中找出与所述多个源极区存在短路连接的第一栅极层；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞与所述第一栅极层的接触栓塞之间加电压。

上述方案中，所述第一栅极层通过电压衬度对比法找出。

上述方案中，在所述半导体器件的栅极与源极之间存在短路时，所述方法还包括：

通过电子显微镜获取短路处的热点信号，对所述半导体器件的失效位置进行定位。

本发明实施例所提供的半导体器件失效检测方法，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。如此，利用衬底与源极区之间的PN结特性，将所有分立的源极区通过PN结连接起来，通过在衬底的接触栓塞与栅极层的接触栓塞之间加电压，实现了各分立的源极区与栅极层之间的短路检测，克服了纳米点针台需要分段且大范围测试的困难，从而为实现对半导体器件栅极与源极之间短路失效位置的快速精准定位提供了基础。

附图说明

图1为本发明实施例提供的半导体器件失效检测方法的流程示意图；

图2为三维NAND存储器结构俯视示意图；

图3为图2中三维NAND存储器阵列区结构放大示意图；

图4为图2中三维NAND存储器台阶区结构放大示意图；

图5为本发明具体示例提供的三维NAND存储器失效检测方法的流程示意图。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1为本发明实施例提供的半导体器件失效检测方法的流程示意图；所述方法用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；如图1所示，所述方法包括以下步骤：

步骤101、在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；

步骤102、基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

可以理解地，本发明实施例利用衬底与源极区之间的PN结特性，将所有分立的源极区通过PN结连接起来，通过在衬底的接触栓塞与栅极层的接触栓塞之间加电压，实现了各分立的源极区与栅极层之间的短路检测。

在本发明实施例中，所述半导体器件例如为三维NAND存储器。

下面，以三维NAND存储器为例，对所述半导体器件的结构以及本发明的有益效果作进一步详细的说明。

图2为三维NAND存储器结构俯视示意图。如图2所示，所述三维NAND存储器包括阵列区10以及位于所述阵列区10边缘的台阶区20。所述阵列区10的尺寸为3mm*6mm。图中，阵列区10内竖线(如虚线方框)所在位置即为源极不连续位置。

图3为图2中三维NAND存储器阵列区结构放大示意图。如图3所示，在阵列区内，所述三维NAND存储器包括多段阵列共源极(ACS)沟槽11，以及多个沟道通孔(CH)12；所述阵列共源极沟槽11在图中虚线方框所示位置处不连续。可以理解地，所述三维NAND存储器在所述阵列共源极沟槽11内形成有源极。

图4为图2中三维NAND存储器台阶区结构放大示意图。如图4所示，在台阶区内，所述三维NAND存储器包括多个字线(WL)接触栓塞21，以及多个衬底的接触栓塞22。可以理解地，所述三维NAND存储器具有多条字线，分别与器件中的多层栅极层导电连接。

由此可见，由于器件结构的特殊性，阵列区10内源极呈分多段的不连续状态，常规的测量方案只能分段测试来确定字线与源极间的漏电路径；不仅如此，由于字线的接触栓塞21位于台阶区11内，源极位于阵列区10内，而纳米点针台的测量范围有限，难以测量字线接触栓塞与各源极之间的漏电路径，因而无法实现三维存储器阵列区字线与源极间短路失效位置的定位。

请继续参考图4。图4还示出了本发明实施例中纳米点针台的针的放置位置；具体地，将纳米点针台的一根针扎在字线对应接触栓塞上，另一根针扎在衬底对应的接触栓塞上，而并非扎在源极对应的钨墙上；从而利用衬底与源极之间的PN结特性，将所有分立的源极通过PN结连接起来，通过在衬底的接触栓塞与栅极层的接触栓塞之间加电压，定位各分立的源极与字线之间的短路失效位置。

在一实施例中，所述衬底的接触栓塞和所述栅极层的接触栓塞具体为钨栓塞。

在一实施例中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：对所述半导体器件进行处理，以使所述衬底的接触栓塞与所述栅极层的接触栓塞暴露出来。

在一具体实施例中，所述对所述半导体器件进行处理，可以包括：对所述半导体器件的上表面进行处理，使用反应离子刻蚀、酸法刻蚀和/或研磨工艺，去除器件上表面的其他结构层，如钝化层、金属层和/或氧化层。具体地，例如采用化学机械研磨工艺，将半导体器件的上表面研磨到暴露出所述衬底的接触栓塞与所述栅极层的接触栓塞。

在一具体实施例中，所述对所述半导体器件进行处理，还可以包括：清洗处理后的所述半导体器件，以保持器件表面的洁净度；对暴露出所述衬底的接触栓塞与所述栅极层的接触栓塞的所述半导体器件进行加热烘烤，以去除器件上残留的水分；其中，所述加热烘烤的温度为100摄氏度，时间为10分钟。

在一实施例中，所述电流值通过纳米点针台进行测量；所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：使用所述纳米点针台的一根针连接所述衬底的接触栓塞，使用所述纳米点针台的另一根针连接所述栅极层的接触栓塞。

可以理解地，对于三维NAND存储器，所述另一根针连接所述栅极层的接触栓塞，具体为：另一根针连接字线对应的钨栓塞。

在一实施例中，所述衬底与所述源极区之间形成PN结具体包括：所述衬底为P型掺杂，所述源极区为N型掺杂；所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞上加正电压，在所述栅极层的接触栓塞上加负电压。

可以理解地，由于PN结的正向导通特性，在衬底的接触栓塞加正电压，在栅极层的接触栓塞上加负电压后，如果器件中存在短路，那么源极区可以通过PN结与衬底形成导电连接。

在一实施例中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：在所述多层栅极层中找出与所述多个源极区存在短路连接的第一栅极层；所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：所述在所述衬底的接触栓塞与所述第一栅极层的接触栓塞之间加电压。

在一具体实施例中，所述第一栅极层通过电压衬度对比法(Voltage Contrast，VC)找出。当所述第一栅极层对应的接触栓塞是亮的时，则表示该第一栅极层与源级区间有漏电。

这里，通过VC找出第一栅极层的步骤仅为器件失效位置的初筛，具体栅极层与源级区间是否漏电还需通过纳米点针台检测予以确认。

在一实施例中，在所述半导体器件的栅极与源极之间存在短路时，所述方法还包括：通过电子显微镜获取短路处的热点信号(E-beam hotspot)，对所述半导体器件的失效位置进行定位。

如此，实现了短路失效位置的精准定位。

下面结合具体示例对本发明再作进一步详细的描述。

图5示出了本发明具体示例提供的三维NAND存储器失效检测方法的流程示意图。如图5所示，所述方法包括以下步骤：

步骤201、将待测试三维NAND存储器样品处理到钨栓塞层，保持样品的清洁度，并使用加热台烘烤去除水分；

步骤202、通过VC找出漏电的字线层，字线层对应的钨栓塞是亮的则表示该字线层与源级间有漏电；

步骤203、通过纳米点针台对漏电的字线层进行确认，具体地，在台阶区一根针扎在步骤202中找到的字线层对应的亮的钨栓塞上，另一根针扎在衬底对应的钨栓塞上，在所述字线层上加压，以确认该阵列区字线层与源极间存在短路；

步骤204、在所述字线层与源极间存在短路时，继续使用纳米点针台，一根针扎在该字线层对应的钨栓塞上，另一根针扎在衬底对应的钨栓塞上，并通过纳米点针台的扫描电子显微镜抓取短路处热点信号；

步骤205、通过探针对抓取的所述热点信号处进行标记；失效位置定位可精确到纳米范围。

通过透射电子显微镜TEM验证标记的失效热点信号，可以确认，通过本发明提供的失效检测方法定位的失效位置准确，失效位置的范围缩小了80％，相应节约了80％聚焦离子束的使用时间。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种半导体器件失效检测方法，其特征在于，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：

在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；

基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

2.根据权利要求1所述的方法，其特征在于，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：对所述半导体器件进行处理，以使所述衬底的接触栓塞与所述栅极层的接触栓塞暴露出来。

3.根据权利要求1所述的方法，其特征在于，所述电流值通过纳米点针台进行测量；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：使用所述纳米点针台的一根针连接所述衬底的接触栓塞，使用所述纳米点针台的另一根针连接所述栅极层的接触栓塞。

4.根据权利要求1所述的方法，其特征在于，所述衬底与所述源极区之间形成PN结具体包括：所述衬底为P型掺杂，所述源极区为N型掺杂；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞上加正电压，在所述栅极层的接触栓塞上加负电压。

5.根据权利要求1所述的方法，其特征在于，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：在所述多层栅极层中找出与所述多个源极区存在短路连接的第一栅极层；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞与所述第一栅极层的接触栓塞之间加电压。

6.根据权利要求5所述的方法，其特征在于，所述第一栅极层通过电压衬度对比法找出。

7.根据权利要求1所述的方法，其特征在于，在所述半导体器件的栅极与源极之间存在短路时，所述方法还包括：

通过电子显微镜获取短路处的热点信号，对所述半导体器件的失效位置进行定位。

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