TWI526697B - 用於檢測由自對準雙圖案製程製造的字元線陣列中缺陷的結構與方法 - Google Patents

Description

用於檢測由自對準雙圖案製程製造的字元線陣列中缺陷的結構與方法

本發明係有關一種用於檢測缺陷的結構與方法，特別是關於一種用於檢測由自對準雙圖案製程製造的字元線陣列中缺陷的結構與方法。

快閃記憶體係一種即使電源中斷仍可儲存資料的非揮發性記憶體。快閃記憶體一般由一浮置閘極電晶體陣列組成，浮置閘極電晶體通常稱為記憶體單元。每一記憶體單元以電荷的形式儲存一或更多的位元資料。

快閃記憶體可被電性程式化與抹除且並不需要能在固定的時間間隔內重新寫入資料的更新功能。"程式"一詞是指將資料程式化進入記憶體單元的操作而"抹除"一詞是指將資料自記憶體單元消除的操作。快閃記憶體元件根據儲存單元的結構與操作條件主要可以區分為一NOR 快閃記憶體元件與一NAND 快閃記憶體元件。在 NOR 快閃記憶體元件中，每個記憶體單元電晶體的源極連接到接地端 (VSS)以啟動針對一預定位址的程式化與抹除的功能。因此，NOR 快閃記憶體主要用於需要高速操作的應用領域。另一方面，在NAND 快閃記憶體中，複數個記憶體單元串聯以形成一記憶體單元串。一記憶體單元串連接到源極與汲極。NAND 快閃記憶體主要用於高積集度資料保存相關領域。

在快閃記憶體中，位元線通常形成於半導體基板中低於電荷捕捉結構之下，而字元線可由位於電荷捕捉結構上之導電材料層構成。此種結構安排可使快閃記憶體單元能被更有效率與更經濟地製造。各種半導體製程使用光罩以利於使記憶體單元對齊。使記憶體單元對齊可產生一個更組織化與緊湊的設計。雖然光罩技術可適當地使記憶體單元對齊，但尺寸的縮小卻成為一個問題。將記憶體單元製作得更接近變得更加困難。將記憶體單元製作得緊密而不影響其的功能是重要的，這是因為在一個既定的半導體面積內密度更高的記憶體單元可以容納更多資料。換句話說，成本降低的較大的記憶體容量帶來較嚴格的容許誤差範圍。

密度更高的記憶體單元製造不可避免地產生另一個問題。例如，更為緊密具有微小間距的快閃記憶體的字元線陣列將難以製造與檢測。第一圖顯示NAND 快閃記憶體的字元線陣列的示意圖。當為相鄰字元線間距縮減，短路與斷路缺陷的出現的機率以及檢測缺陷的難度也會隨之增加。因此，產生了辨識與檢測具有緊密間距的字元線陣列中缺陷的需求。

本發明係關於一種透過連接導線陣列中每二相鄰導線中之一導線的輪廓電路交替地使導線陣列懸浮或接地以檢測導線陣列中缺陷的結構與方法。輪廓電路於檢測結束後將被移除。導線陣列與輪廓電路係同時形成以使密集的導線陣列可藉由檢測工具輕易且有效地檢測以辨識短路與斷路缺陷

本發明一實施例提供一種包含一輪廓電路的測試結構，輪廓電路覆蓋導線陣列的一端且透過連接導線陣列中每二相鄰導線中之一導線交替地使導線陣列懸浮或接地。因此導線陣列中任二導線之間的任何短路缺陷或導線陣列中導線之斷路缺陷可於例如電子束檢測製程的檢測製程中被辨識。

本發明同時提出一種同時形成欲檢測之導線陣列與用於檢測元件中導線陣列缺陷的輪廓電路的方法。導線陣列與輪廓電路係由自對準雙圖案製程所形成，其中輪廓電路覆蓋導線陣列的一端且透過連接導線陣列中每二相鄰導線中之一導線交替地使導線陣列懸浮或接地，使得缺陷可於檢測製程中被辨識。

本發明的一些實施例將詳細描述如下。這些實施例將伴隨圖式進行說明。然而，除了如以下實施例所描述之外，本發明的範圍並不受這些實施例之限定。相反地，本發明涵蓋其他符合本發明精神與申請專利範圍定義的替代、 修改與等效實施例。在以下的描述中，提及許多具體細節以透徹了解本發明。本發明可在缺乏部分或所有具體細節的條件下實施。在其他情況下，習知的製程操作將不會被詳細描述以避免不必要地混淆本發明。

本發明係關於一種用於檢測缺陷的結構與方法，特別是關於一種具有一輪廓電路作為一測試結構以用於檢測由自對準雙圖案製程製造的字元線陣列中缺陷的結構與方法。本發明提供了一個與字元線陣列一起製造並用於檢測字元線陣列中缺陷的結構，並且可以在測試與缺陷檢測完成後被移除以完成元件製造。僅為舉例，本發明已應用於由掃描電子束檢測系統進行NAND元件字元線陣列的缺陷檢測。但本發明可應用於由帶電粒子束作為觀測工具的其他元件的缺陷檢測。

請參考第二圖，顯示一光阻圖案20形成於一導電層10之上。導電層10包含多晶矽層與金屬的疊層以形成導線陣列於一基板上。光阻圖案20係藉由一使用自對準雙圖案製程的一第一光罩之微影製程形成於導電層10上。光阻圖案20包含一個輪廓部分20 與一線部分30。包含接墊部分40的輪廓部分20的形成係作為測試結構的一輪廓電路，而線部分30 的形成係作為一導線陣列，例如一字元線陣列，特別是NAND記憶體元件的一字元線陣列。輪廓電路用於使導線陣列懸浮或者接地以使導線陣列可以由例如電子束檢測工具的檢測工具輕易且有效地檢測以辨識短路與斷路缺陷。輪廓電路的細節以及輪廓電路的使用與以檢測工具檢測導線陣列以辨識短路與斷路缺陷的內容將在以下的敘述中詳述。

第三圖顯示一間隙層50共形生成於導電層10 與光阻圖案 20上。間隙層50係用於形成光阻圖案20的間隙層，特別是輪廓部分20與線部分30 的間隙層。由於間隙層 50 係用作為相鄰光阻圖案20的間隙層，間隙層50材料的側壁階梯覆蓋性質必須是夠好的或是最好的。間隙層50可為具有良好階梯覆蓋性質的有機氧化物，例如四乙氧基矽烷(TEOS)氧化物。間隙層50 可由任何已知的低溫製程特別是溫度需低於用於形成光阻圖案20之光阻層的製程。例如，可使用一用於形成一氧化間隙層且溫度低於 100 ℃的化學氣相沉積 (CVD)製程。間隙層 50 還可由化學氣相沉積形成之α-碳、氮化物、氧化物與氮氧化物形成。

為了形成用於形成導線陣列與輪廓電路的硬遮罩，接著蝕刻間隙層50。參考第四圖所示，顯示鄰近光阻圖案20的間隙層50'。請參考第三圖，間隙層50'是藉由蝕刻間隙層50 而形成。間隙層 50的蝕刻可藉由任何適合且用於蝕刻於低溫形成且具有良好階梯覆蓋性質之材料的蝕刻製程進行蝕刻。

第五圖顯示光阻圖案 20被移除後位於導電層 10上的間隙層50'而第六圖顯示以間隙層 50'為蝕刻遮罩蝕刻導電層 10以形成導線陣列與輪廓電路的結果。光阻圖案 20 可藉由氧電漿移除，若間隙層 50'是氧化物間隙層，氧電漿同時會使氧化物間隙層變硬。若導電層為多晶矽層與金屬的疊層，導電層 10可藉由氯基電漿與氟基電漿蝕刻。雖然可以基於 F 電漿體蝕刻金屬可以基於 Cl 的電漿體蝕刻的多晶矽層。第五圖中光阻圖案 20的移除以及第六圖中導電層 10 的自行對準蝕刻可以同時進行。

第七圖顯示間隙層 50'被移除後的導線陣列 11 與輪廓電路 12。間隙層 50' 作為一個硬遮罩可由適合的蝕刻製程移除，此蝕刻製程取決於間隙層 50'的材料選擇，此材料須符合在低溫下形成且具有良好的階梯覆蓋性質。如第七圖所示，輪廓電路 12 連接導線陣列11的一端。不過為了使導線陣列11能被懸浮或者接地以使導線陣列的任意二導線之間的短路缺陷或導線陣列的一導線的斷路缺陷可藉由例如電子束檢測的檢測製程辨識，每二導線中之一導線與輪廓電路 12之間的連接必須被移除。若要完成測試結構，需執行使用一第二遮罩的微影製程。第八圖為顯示根據本發明的一實施例做為測試結構並連接導線陣列11中每二相鄰導線中之一導線的輪廓電路12的示意圖。如第八圖所示，導線陣列11中每二相鄰導線中僅有一導線連接至輪廓電路12，而其他導線則未與輪廓電路12連接並與輪廓電路12之間維持一夠大的間距14，以確保導線可在檢測製程中被電性懸浮以顯示與連接輪廓電路 12 的導線之間的影像對比。在此需指出的是交替連接輪廓電路12的導線陣列11的導線結構或佈局僅為一範例，並非限制，任何其他可以使導線能在檢查製程中輕易被發現的結構亦可被使用。本發明所屬領域中具有通常技術者在未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在以下的申請專利範圍內。上述微影製程包含一使用第二遮罩的光學微影製程。

第九圖為顯示根據本發明的一實施例第八圖中之測試結構在電子束檢測下的灰階對比正常影像的示意圖。執行電子束檢測係藉由一電子束掃描通過形成於基板上的元件的表面圖案並收集放射自被掃描元件的表面圖案的二次電子作為檢測訊號。檢測訊號被處理並以灰階形式呈現，以產生被掃描元件表面圖案的影像。獲得的影像以灰階對比呈現顯示與元件、連接狀態以及材料相關的充電電壓差異。此影像即為所熟知的電壓對比(voltage contrast, VC)影像。異常的灰階影像或異常的電壓對比影像的偵測被用來辨識有缺陷的元件或連接。例如，若在應觀察到較暗灰階影像處顯示一明亮的灰階影像，則可辨識出該處有一亮電壓對比(bright voltage contrast, BVC)缺陷。另一方面，若在應觀察到較明亮灰階影像處顯示一暗的灰階影像，則可辨識出該處有一暗電壓對比(dark voltage contrast, BVC)缺陷。請再參考第九圖所示，未與輪廓電路12連接或被電性懸浮的導線的影像15顯示一亮灰階影像，而與輪廓電路12連接或被接地的導線的影像16顯示一暗灰階影像。然而，由於在測試結構上引發與累積的充電效應可以是負值或正值因而導致不同的成像模式，取決於所使用的電子束使用條件(著陸能量、電子束電流等)，不同的成像模式可能會導致第八圖中所示測試結構呈現不同的電壓對比影像。例如，未與輪廓電路12連接的導線的影像15可能由於額外正電荷累積而變得相對較暗。另一方面，與輪廓電路12連接的導線的影像16可能由於形成的充電釋放路徑而變得相對較亮。

第十圖顯示根據本發明一實施例在電子束檢測下測試結構之具有缺陷的灰階對比影像。在此範例影像中，顯示兩相鄰導線之間的斷路缺陷影像17與兩相鄰導線之間的短路缺陷影像18。取決於電子束的條件，若電子束掃描通過測試結構並引發測試結構上的負電充電，斷路缺陷影像17在導線上半部呈現一暗灰階影像而在導線下半部顯示一亮灰階影像，而短路缺陷影像18在兩具有一短路連接之相鄰導線之間呈現一暗灰階影像。與第九圖中所示測試結構的正常灰階對比影像相比，測試結構中的短路缺陷與斷路缺陷可以輕易透過原先預期為懸浮或接地的導線的灰階影像的變化而被辨識出來。若測試結構上被引發正電充電，斷路缺陷影像17在導線上半部呈現一亮灰階影像而在導線下半部呈現一暗灰階影像，而短路缺陷影像18在兩具有短路連接之相鄰導線之間呈現一亮灰階影像。然而，不管使用的成像模式為何，測試結構中出現的短路缺陷與斷路缺陷必可透過相鄰導線的相反灰階影像而被辨識出來。

用於產生成測試結構灰階影像的檢測工具以電子束檢測工具較佳。一典型的電子束檢測工具包含一用於產生可投射一主帶電粒子束於一試片上的帶電粒子源、一可將主帶電粒子束預先聚焦的聚光鏡、一用於偵測由聚焦主帶電粒子束投射在試片上所產生放射自試片的帶電粒子的偵測系統、一用於在試片上方偏轉主帶電粒子束以產生一掃描圖案的偏轉系統、一用於對準放射自試片的帶電粒子束的光軸與主帶電粒子束的光軸的對準單元以及一用於將試片移動至軸向區域與將試片高度調整至主帶電粒子束沿X、Y與Z方向的聚焦成像平面的平台。不過，前述之檢測工具僅為一範例，而非限制，其他檢測工具亦可被使用，而本發明所屬領域中具有通常技術者亦可瞭解到其他許多等效變化、替換或修飾之檢測工具。

與本發明之與導線一起形成於半導體基板上用於檢測缺陷的結構相比，一具有例如快閃記憶體的元件的半導體基板的傳統缺陷檢測係藉由比較一樣本基板與受檢測基板進行。為了提供受檢測基板上正常元件的比較對象，可能的缺陷被故意的形成於樣本基板上而這些缺陷的影像則被用作比對目標。受檢測基板的缺陷檢測係透過比較由檢測工具所產生的受檢測基板的影像以及樣本基板之缺陷的影像進行。因此與本發明相比，傳統缺陷檢測需要額外樣本基板以及檢測步驟。

最初形成以將導線陣列懸浮或接地以使導線陣列可被檢測工具輕易有效地檢測以辨識短路與斷路缺陷的測試結構輪廓電路應被移除以完成正常元件的製造。如第十一圖所示，顯示輪廓電路被移除之後的導線陣列。比較第八圖中所示包含導線陣列 11 與輪廓電路12的測試結構，輪廓電路12以及導線陣列11與輪廓電路12之間的連接處已被移除。輪廓電路12以及導線陣列11與輪廓電路12之間的連接處可藉由一使用一第三光罩的微影製程移除。此微影製程可為一使用第三光罩的光學微影製程。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

10．．．導電層

11．．．導線陣列

12．．．輪廓電路

14．．．間距

15．．．影像

16．．．影像

17．．．斷路缺陷影像

18．．．短路缺陷影像

20．．．光阻圖案

30．．．線部分

40．．．接墊部分

50．．．間隙層

50’．．．間隙層

第一圖為一NAND 快閃記憶體的字元線陣列的示意圖。 第二圖為根據本發明的一實施例一光阻圖案形成於一導電層之上的示意圖。 第三圖為一間隙層共形生成於導電層與光阻圖案上的示意圖。 第四圖為顯示鄰近光阻圖案的間隙層的示意圖。 第五圖為顯示光阻圖案被移除後位於導電層上的間隙層的示意圖。 第六圖為顯示以間隙層為蝕刻遮罩蝕刻導電層以形成導線陣列與輪廓電路之結果的示意圖。 第七圖為顯示間隙層被移除後的導線陣列與輪廓電路的示意圖。 第八圖為顯示根據本發明的一實施例做為測試結構並連接導線陣列中每二導線中之一導線的輪廓電路的示意圖。 第九圖為顯示根據本發明的一實施例第八圖中之測試結構在電子束檢測下的灰階對比正常影像的示意圖。 第十圖為顯示根據本發明一實施例在電子束檢測下測試結構之具有缺陷的灰階對比影像的示意圖。 第十一圖為顯示輪廓電路被移除之後的導線陣列的示意圖。

11．．．導線陣列

12．．．輪廓電路

14．．．間距

Claims (16)

1. 一種用於一元件之一導線陣列的測試結構，包含：       一位於一受測基板上之輪廓電路覆蓋位於該基板上之該導線陣列的一端且交替地使該導線陣列懸浮或接地以使該導線陣列中任二導線之間的一短路缺陷或該導線陣列中一導線之一斷路缺陷可於一檢測製程中被辨識。
2. 根據申請專利範圍第1項所述之測試結構，其中該元件之該導線陣列包含NAND記憶體元件的一字元線陣列。
3. 根據申請專利範圍第1項所述之測試結構，其中該輪廓電路係由一自對準雙圖案製程所製造。
4. 根據申請專利範圍第1項所述之測試結構，其中該檢測製程 包含一電子束檢測製程。
5. 根據申請專利範圍第1項所述之測試結構，其中該輪廓電路連接該導線陣列中每二相鄰導線中之一導線。
6. 根據申請專利範圍第1項所述之測試結構，其中該輪廓電路與該導線陣列包含一多晶矽層與金屬層的疊層。
7. 一種檢測工具，包含： 一用於產生一主帶電粒子束的帶電粒子源； 一用於偵測放射帶電粒子的偵測系統；以及 一具有一測試結構的基板，該測試結構包含一輪廓電路，該輪廓電路覆蓋一導線陣列的一端且交替地使該導線陣列懸浮或接地以使該導線陣列中任二導線之間的一短路缺陷或該導線陣列中一導線之一斷路缺陷可透過該帶電粒子束投射於該基板上以及放射自該測試結構的帶電粒子的偵測而於一檢測製程中被辨識。
8. 根據申請專利範圍第7項所述之檢測工具，其中該檢測工具 包含一電子束檢測工具。
9. 根據申請專利範圍第7項所述之檢測工具，更包含 一可將該主帶電粒子束聚焦的聚光鏡； 一用於在基板上方偏轉該主帶電粒子束以產生一掃描圖案的偏轉系統； 一用於對準放射自該基板的帶電粒子束的光軸與主帶電粒子束的光軸的對準單元；及 一用於將基板移動至一軸向區域與將基板高度調整至該主帶電粒子束沿X、Y與Z方向的聚焦成像平面的平台。
10. 一種檢測一元件中之一導線陣列的方法，包含： 提供一導電層於一基板上； 形成一圖案化光阻層於該基板上； 形成一共形層於該圖案化光阻層與該導電層上； 蝕刻該共形層以形成間隙層於該圖案化光阻層的側壁，其中該間隙層包含一導線陣列圖案與一覆蓋該導線陣列之一端的輪廓電路圖案； 移除該圖案化光阻層； 以該間隙層作為一遮罩蝕刻該導電層以形成該導線陣列與一覆蓋該導線陣列之一端的輪廓電路； 移除該間隙層；及  移除該輪廓電路的複數個部分使該導線陣列可被交替地懸浮或接地以使該導線陣列中任二導線之間的一短路缺陷或該導線陣列中一導線之一斷路缺陷可於一檢測製程中被辨識。
11. 根據申請專利範圍第10項所述之方法，更包含一移除該輪廓電路的步驟。
12. 根據申請專利範圍第10項所述之方法，其中該導電層包含一多晶矽層與金屬層的疊層。
13. 根據申請專利範圍第10項所述之方法，其中該元件之該導線陣列包含NAND記憶體元件的一字元線陣列。
14. 根據申請專利範圍第10項所述之方法，其中該共形層包含一低溫氧化層。
15. 根據申請專利範圍第10項所述之方法，其中該共形層包含一四乙氧基矽烷(TEOS)氧化物層。
16. 根據申請專利範圍第10項所述之方法，其中該輪廓電路連接該導線陣列中每二相鄰導線中之一導線。