JP2001093863A - ウェーハ裏面スパッタリング方法及び半導体製造装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体素子を形成するウェーハ裏面に形成さ
れた金属膜の膜応力が小さく、したがってウェーハ厚が
薄くなっても反りの発生が少ない裏面スパッタリング方
法及びこのスパッタリングを実施する半導体製造装置を
提供する。 【解決手段】 スパッタリングにより裏面に導電膜７を
成膜する際にウェーハ１上に格子状、島状８、ピット状
などの形状で少なくとも１つのチップ形成領域毎に分離
して形成する。この導電膜を形成するためにはウェーハ
１上に所望パターンの穴をあらかじめ形成したマスクを
用い、そのマスク穴の部分だけが金属が堆積するように
スパッタリングにより成膜させる。このような導電膜を
用いることにより、ウェーハ全面に発生していた応力が
減少し結果的にウェーハの反りが低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、とくに薄いウェーハの裏面に電極となる導
電膜を形成するウェーハ裏面スパッタリング方法及び半
導体製造装置に関するものである。

【０００２】

【従来の技術】従来、半導体装置は、主として半導体装
置をデザインする設計工程、インゴット状態のシリコン
などの半導体単結晶を成長させ、これをスライスしてウ
ェーハにするウェーハ形成工程、ウェーハに対して薄膜
形成、酸化処理、ドーピングなどを行なってウェーハに
複数の半導体素子を形成するウェーハ処理工程、ウェー
ハから半導体素子を分離しパッケージングを行う組立工
程及び検査工程を経て製品が得られる。ウェーハ処理工
程では、ウェーハ形成工程により得られたウェーハ主面
のダイシングラインに区画されたチップ形成領域に沿っ
て半導体素子を形成し、その後ダイシングラインに沿っ
てウェーハをダイシングし各半導体素子毎に分離する。
半導体基板に形成される半導体装置は、例えば、デスク
リートな製品では半導体基板の裏面に電極が形成される
製品がある。ＩＧＢＴなどのパワー素子や半導体発光素
子などが代表的な例である。この半導体基板裏面に形成
される電極は、ウェーハ処理工程において、ウェーハ上
に形成される。まず、ウェーハ裏面に導電膜を形成し、
このウェーハをダイシングしてチップ毎に分離すること
によって半導体素子の裏面に導電膜からなる電極が形成
される。

【０００３】図９は、従来のスパッタリングされて導電
膜が形成されたウェーハ裏面を示す平面図、図１０は、
従来のスパッタリング装置の概略断面図である。図に示
されるスパッタリング装置は、反応室１００の内部に
は、ターゲットとなるカソード１０２とアノード１０３
が対向配置されている。そして、アノード１０３上には
シリコン半導体などのウェーハ（半導体基板）１０１が
ターゲットに対向するように載置されている。反応室１
００は、真空ポンプ（図示せず）により０．１〜０．０
１Ｔｏｒｒ程度の真空になっている。この状態でアルゴ
ン（Ａｒ）ガスが封入されるようになっている。このカ
ソード１０２とアノード１０３との間に電圧を印加して
スパッタリング領域をプラズマ状態にし、発生する電子
の力によりアルゴンイオンを発生させる。このアルゴン
イオンがターゲットであるカソード１０２に衝突してカ
ソード１０２の材料である金属原子をスパッタさせ、こ
のスパッタ金属１０４をウェーハ１０１裏面に堆積させ
る。成膜は、数１０ｎｍ／分の成長速度で堆積される。

【０００４】スパッタリング法は、高融点金属の均一な
薄膜形成には最適である。マグネトロンスパッタリング
が開発されてからはアルミニウムやアルミニウム合金な
ども安定して形成することができるようになってきた。
図１１に示すように、シリコン半導体などのウェーハ１
０１には、主面にダイシングライン１０６に区画された
チップ形成領域１０５が形成され、各々にＩＧＢＴなど
の半導体素子が形成されている。一方、ウェーハ１０１
の裏面には半導体素子の電極となる金属膜１０７（図１
０参照）が、例えば、マグネトロンスパッタリング装置
を用いてスパッタリング成長させる。

【０００５】

【発明が解決しようとする課題】ウェーハの厚さは、２
００μｍ程度が一般的であるが、ＩＧＢＴなどのパワー
素子においては電気的な特性を向上させるためにウェー
ハの厚さを、例えば、１００μｍなどのように薄くする
方向に進んでいる。その時に問題となるのが薄いウェー
ハに配線用の金属類を成膜すると、今まで格別問題とは
ならなかった金属膜の応力とウェーハ材料のシリコンな
どの応力とに差が発生して反りが大きくなることであ
る。図１０は、金属膜１０７が成膜されたシリコンウェ
ーハ１０１の平面図及び断面図である。この図に示すよ
うに、ウェーハの反り（ｄ１）は、非常に大きくなって
いる。図１２は、ウェーハの反りのウェーハ厚依存性を
示す特性図である。縦軸は、ウェーハの反り（ｄ）（ｍ
ｍ）を示し、横軸は、ウェーハ厚（μｍ）を示してい
る。図に示すように、ウェーハの反りは、ウェーハが厚
いときは殆どないが、ウェーハが薄くなるにしたがって
次第に反りを有するようになり、ウェーハ厚が１００μ
ｍ以下になると、大きく反って、ダイシングした際に破
損するようになるし、たとえチップが形成されても半導
体素子の特性が劣化するようになる。

【０００６】しかし、ウェーハの反りの大きさは、ウェ
ーハに成膜された金属膜の応力の大きさに依存する。す
なわち、金属膜の膜応力が１０⁹ ｄｙｎｅ／ｃｍ² 、１
０¹⁰ｄｙｎｅ／ｃｍ² 、１０¹¹ｄｙｎｅ／ｃｍ² と大き
くなるに連れて、ウェーハ厚が１００μｍより薄い場合
の反りの変化が著しくなっている。例えば、アルミニウ
ム（Ａｌ）を５００ｎｍ厚程度成膜すると、数ｍｍもの
反りが発生する場合がある。図１３は、膜応力とスパッ
タリング膜厚との関係を示す特性図である。縦軸は、膜
応力（ｄｙｎｅ／ｃｍ² ）を示し、横軸は、スパッタリ
ングによりウェーハに形成された金属膜の膜厚（ｎｍ）
を示している。図に示すように、金属膜の膜厚が薄くな
ると膜応力は、それに応じて小さくなっている。図１２
及び図１３に示されているように膜応力が小さくなると
ウェーハの反りが少なくなるので、出来るだけ金属膜を
薄くするのが良いが、あまり薄いとチップに形成した後
の半導体素子の電極としては、破損し易くなり、且つ電
極抵抗も大きくなるので、極端に薄くすることは好まし
くない。

【０００７】このように反りが大きくなると、半導体製
造装置における搬送アームやキャリアの収納に支障をき
たし、時にはウェーハを破損させることもしばしばあ
る。本発明は、このような事情によりなされたものであ
り、半導体素子を形成するウェーハ裏面に形成された金
属膜の膜応力が小さく、したがって、ウェーハ厚が薄く
なっても反りの発生が少ない裏面スパッタリング方法及
びこのスパッタリングを実施する半導体製造装置を提供
する。

【０００８】

【課題を解決するための手段】本発明は、スパッタリン
グにより裏面に導電膜を成膜する際に、ウェーハ上に格
子状、島状、ピット状などの形状で少なくとも１つのチ
ップ形成領域毎に分離して形成することを特徴としてい
る。この導電膜を形成するためにはウェーハ上に所望パ
ターンの穴をあらかじめ形成したマスクを用い、そのマ
スク穴の部分だけが金属が堆積するようにスパッタリン
グにより成膜することを特徴とする。この様な導電膜を
用いることにより、ウェーハ全面に発生していた応力が
減少し、結果的にウェーハの反りが低減される。すなわ
ち、本発明のウェーハ裏面スパッタリング方法は、チッ
プ形成領域が区画された半導体ウェーハの裏面に導電膜
をスパッタリングにより成膜する工程を具備し、前記導
電膜は、チップ形成領域毎に分離されていることを特徴
としている。前記導電膜は、１つ乃至複数のチップ形成
領域毎に分離されているようにしても良い。前記導電膜
は、ウェーハ裏面に成膜する際に格子状、島状、ピット
状のいずれかの形状で形成するようにしても良い。前記
ウェーハ裏面上に所望のパターンを形成したマスクを配
置し、そのマスクに形成されたマスク穴部分にのみ成膜
されるように前記導電膜を形成するようにしても良い。

【０００９】前記ウェーハと前記マスクとの位置合せ
は、前記ウェーハのオリフラを利用した外周位置決め方
法もしくは画像認識による位置決め方法のいずれかによ
るようにしても良い。前記画像認識は、前記ウェーハ裏
面から反対側の前記ウェーハ主面に形成されたチップの
パターンサイズを確認するように行なうようにしても良
い。前記ウェーハと前記マスクとの位置合わせは、前記
ウェーハ主面のパターンを形成するダイシングラインと
前記ウェーハ裏面との凹凸をセンサにより検出すること
により行こなうようにしても良い。本発明の半導体製造
装置は、スパッタリング発生源と、この発生源に対向す
るターゲットと、この発生源とターゲットとの間に出し
入れできるように配置されたマスクとを具備し、前記ス
パッタリング発生源から発生されたスパッター材料によ
りチップ形成領域が区画されたウェーハの裏面にチップ
形成領域毎に分離された導電膜を形成させることを特徴
としている。前記マスクは、チップ形成領域のサイズに
よって複数種類を有し、少なくとも１チップ形成領域の
全面に導電膜が得られるようにマスク穴が形成されてい
るようにしても良い。

【００１０】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。本発明は、スパッタリングによりウ
ェーハ裏面に導電膜を成膜させる際に裏面全面には形成
せず、格子状、島状、ピット状などの形状にチップ形成
領域ごとに分離された状態で成膜することを特徴とす
る。図１乃至図８を参照して本発明の実施例を説明す
る。図１は、本発明に用いるためのスパッタリング装置
の概略断面図である。このスパッタリング装置は、反応
室１０の内部には、ターゲットとなるカソード２とアノ
ード３が対向配置されている。この実施例では導電膜と
して、例えば、アルミニウム膜を形成する。したがっ
て、カソード２は、アルミニウムから構成されている。
アノード３には、径が５〜６インチ程度で厚さ１００μ
ｍ程度のウェーハ１などを対象とする被処理基板を搭載
し固定する固定具（図示せず）が取り付けられており、
その上にシリコン半導体などのウェーハ（半導体基板）
１がターゲットに対向するように固定されている。反応
室１０は、真空ポンプ（図示せず）により０．１〜０．
０１Ｔｏｒｒ程度の真空になっている。この状態でアル
ゴン（Ａｒ）ガスが封入される。このカソード２とアノ
ード３との間に電圧を印加してスパッタリング領域をプ
ラズマ状態にし、電子の力によりアルゴンイオンを発生
させる。このアルゴンイオンがターゲットであるカソー
ド２に衝突してカソード２の材料である金属原子をスパ
ッタさせ、このスパッタ金属（アルミニウム）４をウェ
ーハ１裏面に堆積させる。成膜は、数１０ｎｍ／分の成
長速度で堆積される。この実施例での成膜厚は、４００
〜８００ｎｍ程度である。

【００１１】反応室１０の内部にはターゲットのカソー
ド２とアノード３との間の適宜の位置にマスク２０が配
置されている。マスク２０は、反応室１０にこれを着脱
自在に支持具１１により支持されている。支持具１１は
適宜移動可能であり、マスク２０の位置を適正に調整す
ることができる。このマスク２０の開口部を通してスパ
ッタ金属４がウェーハ１に堆積し、選択的に金属膜が形
成される。図２は、この実施例によりに形成されたアル
ミニウムからなる金属膜が形成されたシリコンウェーハ
の平面図及び断面図である。シリコン半導体などのウェ
ーハ１には、主面にダイシングラインに区画されたチッ
プ形成領域が形成され、チップ形成領域の各々にＩＧＢ
Ｔなどの半導体素子が形成されている。一方、ウェーハ
１の裏面には半導体素子の電極となるアルミニウム金属
膜７が、例えば、マグネトロンスパッタリング法などを
実施するスパッタリング装置により成長されている。ウ
ェーハ１の裏面には従来の方法（図１０参照）とは異な
り、アルミニウム金属膜７とともに金属が被着されない
非スパッタ領域９が形成されている。したがって、金属
膜７は、複数の島領域８に分離している。この実施例で
は各島領域８は、それぞれチップ形成予定領域に対応し
ている。

【００１２】島領域は、ウェーハ上に格子状、島状、ピ
ット状などの適宜の形状で形成されるが、いずれの場合
にもチップ形成領域を分離して形成された１つのチップ
の裏面には１つの島領域のみが形成されるようになって
いる。形成された金属膜によってウェーハ上に生じる応
力の大きさは、金属膜の連続した領域の大きさに比例す
るから、連続的な金属膜が生じる従来の方法では、大き
な応力が発生するが、この実施例では金属膜は、島状に
複数に分離されているので、応力が大きくなることはな
い。応力が小さければ図１３に示すようにウェーハが薄
くても反り（ｄ２）は大きくならず、従来の方法による
ウェーハの反り（ｄ１）よりは小さくなっている（ｄ１
＞ｄ２）。図３は、この実施例に用いたスパッタリング
装置に具備されたマスクの平面図である。そして、マス
ク２０にはステンレスを材料とするが、本発明では石英
を材料とすることもできる。この材料は加工性が悪い
が、洗い易いので繰り返しの使用が可能になる。マスク
２０は、マスク部１２とマスク部１２に囲まれた開口部
１３とから構成されている。上記のようにこのマスク２
０を介してターゲットからスパッタされるスパッタ金属
（図１の４）の堆積により、マスク部１２の遮蔽効果に
より図２に示す非スパッタ領域９が形成され、開口部１
３を通して導電膜７の島領域８が形成される。

【００１３】図４は、この実施例に用いたスパッタリン
グ装置に具備された他のマスクの平面図である。マスク
２０にはステンレスを材料とする。マスク２０は、マス
ク部１２とマスク部１２に囲まれた開口部１３とから構
成されている。スパッタ金属の堆積により、マスク部１
２の遮蔽効果により図５に示す非スパッタ領域９が形成
され、開口部１３を通して導電膜７の島領域８が形成さ
れる。図５は、図４のマスクにより形成されたウェーハ
及びその上の導電膜を示すウェーハ裏面の平面図であ
る。シリコンウェーハ１には、主面にダイシングライン
６に区画されたチップ形成領域５が形成され、チップ形
成領域の各々にＩＧＢＴなどの半導体素子が形成されて
いる（主面と反対側の各部（５、６）は点線で表示し
た）。ウェーハ裏面には半導体素子の電極となるアルミ
ニウム金属膜７が、例えば、マグネトロンスパッタリン
グ法などを実施するスパッタリング装置により成長され
ている。ウェーハ１の裏面には、アルミニウム金属膜７
とともに金属が被着されない非スパッタ領域９が形成さ
れている。したがって、金属膜７は、複数の島領域に分
離されている。この実施例では各島領域は、それぞれ２
つのチップ形成領域５に対応する裏面領域に形成されて
いる。

【００１４】以上のように、本発明のスパッタリング膜
を形成する方法は、半導体ウェーハ上に所望のパターン
を有する穴を予め形成したマスクを利用し、そのマスク
穴の部分だけが成膜されるようなマスク機能を持ったス
パッタリング装置で所望形状のスパッタリング膜を得る
ことができる。これにより、ウェーハ裏面全面に発生し
ていた応力が減少してウェーハの反りが低減される。ま
た、本発明に用いるスパッタリング装置では、チップサ
イズによって区分される複数種のマスク群を用意するこ
とができる。勿論どのチップも１つのチップの裏面全面
に電極を形成させるようにマスク穴を有するマスクを用
いることが必要である。例えば、図１のスパッタリング
装置には、１枚のマスクに代えてチップ形状に適用でき
る複数枚のマスクを１セットとし、スパッタリング時に
どれか１つのマスクをウェーハとターゲットとの間に配
置固定できるように構成することができる。このマスク
は事前に登録された製品群により選択され、スパッタ時
にはそれぞれのパターンにあったマスクがウェーハ上に
移動する。

【００１５】本発明のスパッタリング法によるマスク穴
のパターンウェーハとの位置合せは、ウェーハのオリフ
ラ（オリエンテーションフラット）を利用した外周位置
決め方法や画像認識による位置決めを利用することがで
きる。また、もう一つの方法として凹凸検出による方法
がある。半導体装置の微細化に伴って、ウェーハ表面の
パターンによりダイシングラインとパターン面との凹凸
が激しくなる。その結果その凹凸をセンサなどで検出し
位置合せを行なうことも可能になる。画像認識による位
置決めでは、本発明が例えば膜厚が１００μｍ以下の薄
いウェーハに適用できることにより、ウェーハ裏面から
主面側のチップのパターンサイズが確認できるようにな
った。図６は、画像認識手段を組み込んだスパッタリン
グ装置の断面図である。ウェーハのパターンが形成され
た活性領域１４（トランジスタ形成領域）は、ウェーハ
裏面の下にあるがウェーハが薄いので裏面側からＣＣＤ
カメラ１５で認識することができる。ウェーハ１をアノ
ード２上に載置させ、その位置をＣＣＤカメラ１５で活
性領域１４を識別することで認識する。次に、マスク２
０をカソード３とウェーハ１間に配置し、その位置をＣ
ＣＤカメラ１６でマスク２０に形成してあるマーク（図
示せず）を識別してマスク位置を補正する。位置合わせ
ができてからスパッタリングを実施する。

【００１６】図１及び図６に示したスパッタリング装置
は、通常のＤＣ電源をカソード及びアノード間に印加す
るタイプであるが、この他にグリッド電極を挿入するタ
イプのスパッタリング装置、高周波電源を備えた高周波
スパッタリング装置、マグネトロンを用いるマグネトロ
ンスパッタリング装置などを使用することができる。図
７は、本発明のスパッタリング法に適用されるマグネト
ロンスパッタリング装置の概略断面図である。マグネト
ロンスパッタリング装置は、反応室内に電界と直交する
磁界を配置し、真空中で発生するプラズマをターゲット
近傍の空間に閉じ込める構造になっている。電子は、タ
ーゲット上のプラズマ内部をサイクロイド運動してアル
ゴンイオンの発生を増進させるためプラズマ密度が高く
なり、ターゲットのスパッタ効率が向上する。反応室２
１の内部には、電極支持体２６に支持されターゲットと
なるカソード２３とアノード２２が対向配置されてい
る。この実施例では導電膜として、例えば、アルミニウ
ム膜を形成する。したがって、カソード２３は、アルミ
ニウムから構成されている。アノード２２には、径が５
〜６インチ程度で厚さ１００μｍ程度のウェーハ１など
を対象とする被処理基板を搭載し固定する固定具（図示
せず）が取り付けられており、その上にシリコンウェー
ハ１がターゲットに対向するように固定されている。

【００１７】反応室２１は、真空ポンプ（図示せず）に
より０．１〜０．０１Ｔｏｒｒ程度の真空になってい
る。この状態でアルゴン（Ａｒ）ガスが封入される。こ
のカソード２３とアノード２２との間に電圧を印加して
スパッタリング領域をプラズマ状態にし、磁界により励
起された電子の力によりアルゴンイオンを発生させる。
このアルゴンイオンがターゲットであるカソード２３に
衝突してカソード２３の材料であるアルミニウム金属原
子をスパッタさせ、このスパッタアルミニウム金属をウ
ェーハ１裏面に堆積させる。成膜は、数１０ｎｍ／分の
成長速度で堆積される。この実施例での成膜厚は、４０
０〜８００ｎｍ程度である。反応室２１の内部にはター
ゲットのカソード２３とアノード２２との間の適宜の位
置にマスク２０が配置されている。マスク２０は、反応
室２１にこれを着脱自在に支持具２４により支持されて
いる。支持具２４は、適宜移動可能であり、マスク２０
の位置を適正に調整することができる。このマスク２０
の開口部を通してスパッタ金属がウェーハ１に堆積し、
選択的に金属膜が形成される。アルゴンガスは、ガス導
入口２７から導入され、排気口２８から排気される。カ
ソード２３及びアノード２２間にはスパッタ電源２５が
印加されるように構成されている。カソード２３の下に
は磁石などの磁界発生手段１９が形成されている。

【００１８】スパッタリング法は、高融点金属の均一な
薄膜形成には最適である。また、マグネトロンスパッタ
リングが開発されてからはアルミニウムやアルミニウム
合金などが効率良く高速で安定して形成される。以上の
実施例により導電膜が形成されたウェーハは、ダイシン
グされ、複数の半導体素子（チップ）に分離される。そ
して、次の組立工程によりパッケージングされ、検査工
程を経て製品が完成する。次に、図８を参照して本発明
のスパッタリング方法により形成されたＩＧＢＴを説明
する。図８は、ＩＧＢＴの断面図である。ＩＧＢＴは、
ユニットセル断面構造を有するトランジスタであり、上
部にＭＯＳＦＥＴ構造、下部にバイポーラトランジスタ
構造部を有する複合構造ととらえることができる。シリ
コン半導体基板２９は、厚さ約１５０μｍ、不純物濃度
約１０²⁰ｃｍ^-3のＰ ^＋アノード領域３１からなり、その
第１の主面上にＮ⁻ドレイン領域３２が形成された半導
体層が積層されている。このＮ⁻ドレイン領域３２中に
は、１対のＰ型ベース領域３３が、さらに、このＰ型ベ
ース領域３３中には、Ｎ^＋ソース領域３４が通常の不純
物拡散法により形成されている。

【００１９】このドレイン領域が形成された半導体層の
表面には、薄いゲ−ト酸化膜３５を介してポリシリコン
ゲ−ト３６が設けられている。ソース領域３４とベース
領域３３とをこの半導体層の表面で短絡するように金属
ソース電極３７が設けられ、ポリシリコンゲ−ト３６に
接続して金属ゲ−ト電極３８が形成され、Ｐ^＋アノード
領域３１に接続して、半導体基板２９の第２の主面上に
金属アノード電極３０が設けられている。また、Ｐ^＋ア
ノード領域３１とＮ⁻ドレイン領域３２の間にＮ^＋バッ
ファ層を設けた構造も一般に使われている。これは、ア
ノ−ド領域からの正孔の流入を抑えると共に半導体層の
表面から拡がる空乏層を抑える事もできこのバッファ層
によってＮ⁻ドレイン領域３２は薄くすることができ
る。このように形成した半導体装置は、ソース電極３７
を接地し、アノード電極３０に正電圧が印加された状態
で、ゲ−ト３６を負電位に保てば、ＩＧＢＴは、阻止状
態になる。ゲ−ト３６に正電圧を印加すれば、一般のＭ
ＯＳＦＥＴと同様にＰベース領域３３の表面に反転チャ
ネル領域が形成され、ソース領域３４からチャネルを通
してドレイン領域３２の表面部分に電子が流入し、電子
の蓄積層が形成される。

【００２０】電子はさらにソース−アノード間に印加さ
れている電圧によってドレイン領域３２中をアノード電
極３０側へ走行していき、Ｐ^＋アノード領域３１とＮ⁻
ドレイン領域３２もしくはＮ^＋バッファ層の間を順バイ
アス状態に至らしめる。これによりＰ^＋アノード領域３
１からＮ⁻ドレイン領域３２へ正孔の注入が生じ、Ｎ ⁻
ドレイン領域３２中の伝導度が変調されると共に素子は
通電状態となる。この状態でゲ−ト電極３８を零もしく
は負電位に戻せばチャネルが閉じ、該素子は再び阻止状
態に戻る。この半導体基板２９の裏面に形成されたアル
ミニウムなどからなるアノード電極３０は、図１もしく
は図７に記載されたスパッタリング装置で形成された導
電膜を材料とするものである。本発明は、以上のよう
に、スパッタリングによりウェーハ裏面に導電膜を成膜
させる際に裏面全面には形成せず、格子状、島状、ピッ
ト状などの形状にチップ形成領域ごとに分離された状態
で成膜することに特徴がある。このような形状のスパッ
タリング成膜に対して、部分的に膜応力が大きくなる領
域を膜厚調整することによりその部分の応力を低下させ
ることができる。膜厚は、図１３に示すように厚くなる
に従い増大するのでその部分の堆積量を減らせば膜応力
が小さく、且つ均一なウェーハを得ることができる。

【００２１】

【発明の効果】本発明は、以上のように、スパッタリン
グによりウェーハ裏面に導電膜を成膜する際に、ウェー
ハ裏面全面ではなく格子状もしくは島状、ピット状など
の形状でチップ形成領域に対応するように分離して成膜
を行なうことによりウェーハ全面に発生していた応力が
減少しウェーハの反りが低減される。

【図面の簡単な説明】

【図１】本発明のスパッタリング装置の概略断面図。

【図２】本発明の方法により形成されたウェーハの平面
図及び断面図。

【図３】本発明の方法に用いるマスクの平面図。

【図４】本発明の方法に用いるマスクの平面図。

【図５】本発明の方法により形成されたウェーハの平面
図。

【図６】本発明のスパッタリング装置の概略断面図。

【図７】本発明のスパッタリング装置の概略断面図。

【図８】本発明の方法により得られた半導体装置の断面
図。

【図９】従来のスパッタリング装置の概略断面図。

【図１０】従来方法により形成されたウェーハ裏面を示
す平面図及び断面図。

【図１１】ウェーハ主面を示す平面図。

【図１２】ウェーハに形成されたスパッタリング膜応力
によるウェーハ反りのウェーハ厚依存性を示す特性図。

【図１３】ウェーハに形成されたスパッタリング膜応力
のスパッタリング膜厚依存性を示す特性図。

【符号の説明】

１、１０１・・・ウェーハ、 ２、２２、１０２・・
・アノード、３、２３、１０３・・・カソード、 ４、
１０４・・・スパッタ金属、５、１０５・・・チップ形
成領域、 ６、１０６・・・ダイシングライン、７、１
０７・・・金属膜、 ８・・・島領域、９・・・非ス
パッタ領域、 １０、２１、１００・・・反応室、１
１、２４・・・支持具、 １２・・・マスク部、１３
・・・開口部、 １４・・・活性領域、１５、１６・
・・ＣＣＤカメラ、 １９・・・磁界発生手段、２０
・・・マスク、 ２５・・・スパッタ電源、２６・・
・電極支持体、 ２７・・・ガス導入口、２８・・・
排出口、 ２９・・・半導体基板、３０・・・アノー
ド電極、 ３１・・・アノード領域、３２・・・ドレ
イン領域、 ３３・・・ベース領域、３４・・・ソー
ス領域、 ３５・・・ゲート酸化膜、３６・・・ポリ
シリコンゲート、 ３７・・・金属ソース電極、３８
・・・金属ゲート電極。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 チップ形成領域が区画された半導体ウェ
   ーハの裏面に導電膜をスパッタリングにより成膜する工
   程を具備し、前記導電膜は、チップ形成領域毎に分離さ
   れていることを特徴とするウェーハ裏面スパッタリング
   方法。
2. 【請求項２】 前記導電膜は、１つ乃至複数のチップ形
   成領域毎に分離されていることを特徴とする請求項１に
   記載のウェーハ裏面スパッタリング方法。
3. 【請求項３】 前記ウェーハ裏面上に配置された所望の
   パターンを有するマスクを用いて前記導電膜を形成する
   ことを特徴とする請求項１又は請求項２のいずれかに記
   載の裏面スパッタリング方法。
4. 【請求項４】 前記導電膜を形成する際に、前記ウェー
   ハと前記マスクとの位置合せは、前記ウェーハのオリフ
   ラを利用した外周位置決め方法もしくは画像認識による
   位置決め方法のいずれかによることを特徴とする請求項
   ３に記載の裏面スパッタリング方法。
5. 【請求項５】 前記画像認識は、前記ウェーハ裏面から
   反対側の前記ウェーハ主面に形成されたチップのパター
   ンサイズを確認するように行なうことを特徴とする請求
   項４に記載の裏面スパッタリング方法。
6. 【請求項６】 前記ウェーハと前記マスクとの位置合わ
   せは、前記ウェーハ主面のパターンを形成するダイシン
   グラインと前記ウェーハ裏面との凹凸をセンサにより検
   出することにより行なうことを特徴とする請求項３に記
   載の裏面スパッタリング方法。
7. 【請求項７】 スパッタリング発生源と、この発生源に
   対向するターゲットと、この発生源とターゲットとの間
   に出し入れできるように配置されたマスクとを具備し、
   前記スパッタリング発生源から発生されたスパッター材
   料によりチップ形成領域が区画されたウェーハの裏面に
   チップ形成領域毎に分離された導電膜を形成させること
   を特徴とする半導体製造装置。
8. 【請求項８】 前記マスクは、チップ形成領域のサイズ
   によって複数種類を有し、少なくとも１チップ形成領域
   の全面に導電膜が得られるようにマスク穴が形成されて
   いることを特徴とする請求項７に記載の半導体製造装
   置。