JPH0527264B2 - - Google Patents
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- JPH0527264B2 JPH0527264B2 JP58132610A JP13261083A JPH0527264B2 JP H0527264 B2 JPH0527264 B2 JP H0527264B2 JP 58132610 A JP58132610 A JP 58132610A JP 13261083 A JP13261083 A JP 13261083A JP H0527264 B2 JPH0527264 B2 JP H0527264B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の製造方法に関す
る。
る。
従来の相補型MOS半導体装置（以下、CMOS
と略す）は第１図に示す構造を有している。すな
わち、図中１はＮ型シリコン基板であり、この基
板１にはＰ型ウエル領域２が選択的に設けられて
いる。ウエル領域２以外の基板１表面には互いに
電気的に分離されたP+型ソース・ドレイン領域
３，４が設けられており、これらソース・ドレイ
ン領域３，４間の基板１上にはゲート酸化膜５を
介してゲート電極６が設けられている。こうした
P+型ソース・ドレイン領域３，４、ゲート酸化
膜５、ゲート電極６等によりＰチヤネルMOSト
ランジスタが構成されている。一方、前記Ｐ型ウ
エル領域２の表面には互いに電気的に分離された
N+型ソース・ドレイン領域７，８が設けられ、
これらソース・ドレイン領域７，８間のウエル領
域２上にはゲート酸化膜９を介してゲート電極１
０が設けられている。こうしたn+型ソース・ド
レイン領域７，８、ゲート酸化膜９、ゲート電極
１０等によりＮチヤネルMOSトランジスタが構
成されている。このようなCMOSで形成された
回路は最も単純なインバータ回路となり、各トラ
ンジスタのゲート電極６，１０はアルミニウム配
線等で結線されて入力Vio側となり、P+型、N+型
のドレイン領域４，８間もアルミニウム配線等で
結線され、出力Vputとなる。また、Ｐチヤネル
MOSトランジスタのP+型ソース領域３と基板、
バイアス電位印加用の図示しないN+型領域とは
アルミニウム配線等により電源VDDに接続されて
いる。更に、ＮチヤネルMOSトランジスタのN+
型ソース領域７と電位印加用の図示しないP+型
領域とはアルミニウム配線等により基準電源VSS
に接続されている。
と略す）は第１図に示す構造を有している。すな
わち、図中１はＮ型シリコン基板であり、この基
板１にはＰ型ウエル領域２が選択的に設けられて
いる。ウエル領域２以外の基板１表面には互いに
電気的に分離されたP+型ソース・ドレイン領域
３，４が設けられており、これらソース・ドレイ
ン領域３，４間の基板１上にはゲート酸化膜５を
介してゲート電極６が設けられている。こうした
P+型ソース・ドレイン領域３，４、ゲート酸化
膜５、ゲート電極６等によりＰチヤネルMOSト
ランジスタが構成されている。一方、前記Ｐ型ウ
エル領域２の表面には互いに電気的に分離された
N+型ソース・ドレイン領域７，８が設けられ、
これらソース・ドレイン領域７，８間のウエル領
域２上にはゲート酸化膜９を介してゲート電極１
０が設けられている。こうしたn+型ソース・ド
レイン領域７，８、ゲート酸化膜９、ゲート電極
１０等によりＮチヤネルMOSトランジスタが構
成されている。このようなCMOSで形成された
回路は最も単純なインバータ回路となり、各トラ
ンジスタのゲート電極６，１０はアルミニウム配
線等で結線されて入力Vio側となり、P+型、N+型
のドレイン領域４，８間もアルミニウム配線等で
結線され、出力Vputとなる。また、Ｐチヤネル
MOSトランジスタのP+型ソース領域３と基板、
バイアス電位印加用の図示しないN+型領域とは
アルミニウム配線等により電源VDDに接続されて
いる。更に、ＮチヤネルMOSトランジスタのN+
型ソース領域７と電位印加用の図示しないP+型
領域とはアルミニウム配線等により基準電源VSS
に接続されている。
上述した従来のCMOSではＰ型ウエル領域２
は１〜10kΩのシート抵抗値を有するため、寄生
サイリスタかターンオフする、いわゆるラツチア
ツプ現象を容易に引き起こすため、素子性能を著
しく劣化させる。
は１〜10kΩのシート抵抗値を有するため、寄生
サイリスタかターンオフする、いわゆるラツチア
ツプ現象を容易に引き起こすため、素子性能を著
しく劣化させる。
このラツチアツプ現象はＰ型ウエル領域２の層
抵抗を下げることにより防止することができる。
Ｐ型ウエル領域の層抵抗を下げるにはその接合深
さ（Xj）を深く、濃度を高くすることが最も簡
便である。しかしながら、Xjを深くするとXjの
制御性が悪くなるため、高集積化の傾向に反する
結果となる。また、濃度を高くするとソース・ド
レイン領域との接合容量が増加することから高性
能化の障害となる。
抵抗を下げることにより防止することができる。
Ｐ型ウエル領域の層抵抗を下げるにはその接合深
さ（Xj）を深く、濃度を高くすることが最も簡
便である。しかしながら、Xjを深くするとXjの
制御性が悪くなるため、高集積化の傾向に反する
結果となる。また、濃度を高くするとソース・ド
レイン領域との接合容量が増加することから高性
能化の障害となる。
そこで、こうした欠点を解消するために、第２
図に示すような構造のCMOSが提案されている
（D.B.Estreich et al.、Int.Electron Devices
Meeting Tech.Dig.P.230、1978）。
図に示すような構造のCMOSが提案されている
（D.B.Estreich et al.、Int.Electron Devices
Meeting Tech.Dig.P.230、1978）。
すなわち、図中１１はＮ型シリコン基板であ
り、この基板１１にはN-型エピタキシヤル層１
２が被覆されている。こ基板１１とN-型エピタ
キシヤル層１２の界面付近にはP+型埋込み層１
３が選択的に設けられている。前記エピタキシヤ
ル層１２表面とP+型埋込み層１３との間にはＰ
型ウエル領域１４が設けられている。そして、前
記N-型エピタキシヤル層１２表面にはP+型ソー
ス・ドレイン領域１５，１６が互いに電気的に分
離されて設けられている。これらP+型ソース・
ドレイン領域１５，１６間のエピタキシヤル層１
２上にはゲート酸化膜１７を介してゲート電極１
８が設けられている。また、前記ウエル領域１４
にはN+型ソース・ドレイン領域１９，２０が互
いに電気的に分離されて設けられている。これら
N+型ソース・ドレイン領域１９，２０間のウエ
ル領域１４上にはゲート酸化膜２１を介してゲー
ト電極２２が設けられている。こうした構造の
CMOSによれば、低濃度のＰ型ウエル領域１４
を高濃度のP+型埋込み層１３上に設けているの
で、比較的高抵抗のＰ型ウエル領域１４にその底
面のP+型埋込み層１３が並列に結合される構造
となり、その結果、Ｐ型ウエル領域１４の層抵抗
を低減できる。
り、この基板１１にはN-型エピタキシヤル層１
２が被覆されている。こ基板１１とN-型エピタ
キシヤル層１２の界面付近にはP+型埋込み層１
３が選択的に設けられている。前記エピタキシヤ
ル層１２表面とP+型埋込み層１３との間にはＰ
型ウエル領域１４が設けられている。そして、前
記N-型エピタキシヤル層１２表面にはP+型ソー
ス・ドレイン領域１５，１６が互いに電気的に分
離されて設けられている。これらP+型ソース・
ドレイン領域１５，１６間のエピタキシヤル層１
２上にはゲート酸化膜１７を介してゲート電極１
８が設けられている。また、前記ウエル領域１４
にはN+型ソース・ドレイン領域１９，２０が互
いに電気的に分離されて設けられている。これら
N+型ソース・ドレイン領域１９，２０間のウエ
ル領域１４上にはゲート酸化膜２１を介してゲー
ト電極２２が設けられている。こうした構造の
CMOSによれば、低濃度のＰ型ウエル領域１４
を高濃度のP+型埋込み層１３上に設けているの
で、比較的高抵抗のＰ型ウエル領域１４にその底
面のP+型埋込み層１３が並列に結合される構造
となり、その結果、Ｐ型ウエル領域１４の層抵抗
を低減できる。
しかしながら、Ｐ型ウエル領域１４の側面には
P+型埋込み層が存在せず、依然として高抵抗の
ままであるため、Ｐ型ウエル領域１４の側面を通
るラツチパスに対処できない欠点を有する。
P+型埋込み層が存在せず、依然として高抵抗の
ままであるため、Ｐ型ウエル領域１４の側面を通
るラツチパスに対処できない欠点を有する。
本発明は上記事情に鑑みてなされたものであ
り、耐ラツチアツプ性能が著しく向上し、しかも
集積度の高い相補型半導体装置を製造し得る方法
を提供しようとするものである。
り、耐ラツチアツプ性能が著しく向上し、しかも
集積度の高い相補型半導体装置を製造し得る方法
を提供しようとするものである。
本発明の相補型半導体装置の製造方法は、第１
導電型の半導体基板表面に絶縁膜を形成し、該絶
縁膜の一部を選択的に除去して前記基板を露出さ
せる工程と、露出した基板のうち一部の表面領域
に選択的に第２導電型の高濃度不純物領域を形成
する工程と、露出した基板上に選択的に半導体層
をエピタキシヤル成長させる工程と、熱処理によ
り前記不純物領域から不純物を拡散させて、不純
物濃度が表面で低く深部で高い第２導電型のウエ
ル領域を形成する工程とを具備したことを特徴と
するものである。
導電型の半導体基板表面に絶縁膜を形成し、該絶
縁膜の一部を選択的に除去して前記基板を露出さ
せる工程と、露出した基板のうち一部の表面領域
に選択的に第２導電型の高濃度不純物領域を形成
する工程と、露出した基板上に選択的に半導体層
をエピタキシヤル成長させる工程と、熱処理によ
り前記不純物領域から不純物を拡散させて、不純
物濃度が表面で低く深部で高い第２導電型のウエ
ル領域を形成する工程とを具備したことを特徴と
するものである。
こうした方法によれば、ウエル領域側面を通る
ラツチアツプパスをなくし、寄生タテ型バイポー
ラトランジスタについては実効的に不純物濃度を
高くすることができるので、ラツチアツプが生じ
にくい相補型半導体装置を製造することができ
る。
ラツチアツプパスをなくし、寄生タテ型バイポー
ラトランジスタについては実効的に不純物濃度を
高くすることができるので、ラツチアツプが生じ
にくい相補型半導体装置を製造することができ
る。
以下、本発明の実施例を第３図ａ〜ｅ及び第４
図ａ〜ｃを参照して説明する。
図ａ〜ｃを参照して説明する。
実施例 １
まず、Ｎ型シリコン基板３１表面に厚さ1.5〜
2μｍの熱酸化膜を形成した後、その一部を写真
蝕刻法により選択的にエツチングしてフイールド
酸化膜３２を形成し、基板３１の一部を露出させ
る（第３図ａ図示）。次に、Ｎチヤネルトランジ
スタ形成予定部に選択的に加速エネルギー40keV
以上、ドーズ量１×1013〜５×1015cm-2の条件で
ボロンをイオン注入して高濃度ボロン含有領域３
３を形成する（同図ｂ図示）。次いで、選択エピ
タキシヤル成長技術（例えば、N.Endo.et al.、
Int.Electron Devices Meeting Tech.Dig.P.241、
1982）を用い、1000℃、50Torr、siH2Cl2：H2；
HCl＝0.4：98.6：１の条件で約５分間、露出した
基板３１上に選択的に前記フイールド酸化膜３２
と等しい膜厚になるまで単結晶シリコン層をエピ
タキシヤル成長させる。つづいて、1000℃の窒素
雰囲気中で300分間熱処理を行ない、前記高濃度
ボロン含有領域３３からその上の単結晶シリコン
層へボロンを拡散させてＰ型ウエル領域３４とそ
の下のP+型埋込み層３５を形成する。また、基
板３１上の単結晶シリコン層はＮ型単結晶シリコ
ン層３６となる。また、Ｐ型ウエル領域３４の不
純物は表面で低く、深さ方向に徐々に高くなつて
いく（同図ｃ図示）。次いで、Ｐ型ウエル領域３
４及びＮ型単結晶シリコン層３６上にそれぞれゲ
ート酸化膜３７，３７を介して、ゲート電極３
８，３８を形成する。つづいて、Ｐ型ウエル領域
３４に選択的にＮ型不純物を、Ｎ型単結晶シリコ
ン層３６に選択的にＰ型不純物をそれぞれイオン
注入した後、熱処理してN+型ソース・ドレイン
領域３９，４０及びP+型ソース・ドレイン領域
４１，４２を形成する（同図ｄ図示）。次いで全
面にCVD酸化膜４３を堆積した後、コンタクト
ホール４４を開孔する。つづいて、全面にAl膜
を蒸着した後、パターニングしてAl配線４５を
形成し、CMOSを製造する（同図ｅ図示）。
2μｍの熱酸化膜を形成した後、その一部を写真
蝕刻法により選択的にエツチングしてフイールド
酸化膜３２を形成し、基板３１の一部を露出させ
る（第３図ａ図示）。次に、Ｎチヤネルトランジ
スタ形成予定部に選択的に加速エネルギー40keV
以上、ドーズ量１×1013〜５×1015cm-2の条件で
ボロンをイオン注入して高濃度ボロン含有領域３
３を形成する（同図ｂ図示）。次いで、選択エピ
タキシヤル成長技術（例えば、N.Endo.et al.、
Int.Electron Devices Meeting Tech.Dig.P.241、
1982）を用い、1000℃、50Torr、siH2Cl2：H2；
HCl＝0.4：98.6：１の条件で約５分間、露出した
基板３１上に選択的に前記フイールド酸化膜３２
と等しい膜厚になるまで単結晶シリコン層をエピ
タキシヤル成長させる。つづいて、1000℃の窒素
雰囲気中で300分間熱処理を行ない、前記高濃度
ボロン含有領域３３からその上の単結晶シリコン
層へボロンを拡散させてＰ型ウエル領域３４とそ
の下のP+型埋込み層３５を形成する。また、基
板３１上の単結晶シリコン層はＮ型単結晶シリコ
ン層３６となる。また、Ｐ型ウエル領域３４の不
純物は表面で低く、深さ方向に徐々に高くなつて
いく（同図ｃ図示）。次いで、Ｐ型ウエル領域３
４及びＮ型単結晶シリコン層３６上にそれぞれゲ
ート酸化膜３７，３７を介して、ゲート電極３
８，３８を形成する。つづいて、Ｐ型ウエル領域
３４に選択的にＮ型不純物を、Ｎ型単結晶シリコ
ン層３６に選択的にＰ型不純物をそれぞれイオン
注入した後、熱処理してN+型ソース・ドレイン
領域３９，４０及びP+型ソース・ドレイン領域
４１，４２を形成する（同図ｄ図示）。次いで全
面にCVD酸化膜４３を堆積した後、コンタクト
ホール４４を開孔する。つづいて、全面にAl膜
を蒸着した後、パターニングしてAl配線４５を
形成し、CMOSを製造する（同図ｅ図示）。
しかして、上記方法によれば、第３図ｂ図示の
工程でフイールド酸化膜３２を形成し、Ｎチヤネ
ルトランジスタ形成領域に選択的にボロンをイオ
ン注入して高濃度ボロン含有領域３３を形成した
後、同図ｃ図示の工程で選択エピタキシヤル成長
及び熱処理によりＰ型ウエル領域３４を形成して
いるので、このＰ型ウエル領域３４はその側面が
フイールド酸化膜３２に囲まれ、その底面にP+
型埋込み層３５が形成された構造となつている。
したがつて、製造されるCMOSはＰ型ウエル領
域３４の側面を通るラツチアツプパスが原理的に
ありえず、また寄生タテ型バイポーラトランジス
タについては実効的に不純物濃度が高くなり、ゲ
インが低くなるので、ラツチアツプが極めて生じ
にくくなる。また、素子特性は半導体層の不純物
濃度が低いほど優れているが、上記実施例の方法
によればウエル領域３４について表面濃度を低
く、深さ方向に徐々に高くなるという理想的不純
物分布を得ることができるため、素子特性は従来
技術と比較して著しく向上する。更に、従来技術
では５〜10μｍの深いPN接合により、Ｐ型ウエ
ル領域と基板とを分離しているため、製造時にお
ける制御性を考慮して分離領域に余裕をとる必要
があり、集積度があがらないという欠点を持つて
いたのに対し、本発明方法によれば、Ｐ型ウエル
領域３４とＮ型単結晶シリコン層３６がフイール
酸化膜３２と介して分離することができ、これら
の分離余裕は加工精度のみによつて決定されるの
で集積度を飛躍的に向上することができる。
工程でフイールド酸化膜３２を形成し、Ｎチヤネ
ルトランジスタ形成領域に選択的にボロンをイオ
ン注入して高濃度ボロン含有領域３３を形成した
後、同図ｃ図示の工程で選択エピタキシヤル成長
及び熱処理によりＰ型ウエル領域３４を形成して
いるので、このＰ型ウエル領域３４はその側面が
フイールド酸化膜３２に囲まれ、その底面にP+
型埋込み層３５が形成された構造となつている。
したがつて、製造されるCMOSはＰ型ウエル領
域３４の側面を通るラツチアツプパスが原理的に
ありえず、また寄生タテ型バイポーラトランジス
タについては実効的に不純物濃度が高くなり、ゲ
インが低くなるので、ラツチアツプが極めて生じ
にくくなる。また、素子特性は半導体層の不純物
濃度が低いほど優れているが、上記実施例の方法
によればウエル領域３４について表面濃度を低
く、深さ方向に徐々に高くなるという理想的不純
物分布を得ることができるため、素子特性は従来
技術と比較して著しく向上する。更に、従来技術
では５〜10μｍの深いPN接合により、Ｐ型ウエ
ル領域と基板とを分離しているため、製造時にお
ける制御性を考慮して分離領域に余裕をとる必要
があり、集積度があがらないという欠点を持つて
いたのに対し、本発明方法によれば、Ｐ型ウエル
領域３４とＮ型単結晶シリコン層３６がフイール
酸化膜３２と介して分離することができ、これら
の分離余裕は加工精度のみによつて決定されるの
で集積度を飛躍的に向上することができる。
なお、ウエル領域の側面を素子分離絶縁膜で囲
んだ構造のCMOSは、例えばシリコン基板の一
部を選択的にエツチングして溝を形成した後、こ
の溝に絶縁膜を埋込むという方法も考えられる
が、溝内に完全に密着した状態で絶縁膜を埋込む
ことが困難であり、特に溝の面積が広い場合には
種々の問題が生じるので好ましい方法とはいえな
い。
んだ構造のCMOSは、例えばシリコン基板の一
部を選択的にエツチングして溝を形成した後、こ
の溝に絶縁膜を埋込むという方法も考えられる
が、溝内に完全に密着した状態で絶縁膜を埋込む
ことが困難であり、特に溝の面積が広い場合には
種々の問題が生じるので好ましい方法とはいえな
い。
実施例 ２
まず、Ｎ型シリコン基板５１表面に厚さ1.5〜
2μｍの熱酸化膜を形成した後、その一部を写真
蝕刻法により選択的にエツチングしてフイールド
酸化膜５２を形成し、基板５１の一部を露出させ
る（第４図ａ図示）。次に、Ｎチヤネルトランジ
スタ形成予定部に選択的に加速エネルギー40keV
以上、ドーズ量１×1013〜５×1015cm-2の条件で
ボロンをイオン注入して高濃度ボロン含有領域５
３を形成する。つづいてＰチヤネルトランジスタ
形成予定部に選択的に加速エネルギー40keV以
上、ドーズ量１×1013〜５×1015cm-2の条件でリ
ンをイオン注入して高濃度リン含有領域５４を形
成する。（同図ｂ図示）。次いで、上記実施例１と
同様に選択エピキシヤル技術を用い、露出した基
板３１上に選択的に前記フイールド酸化膜３２と
等しい膜厚になるまで単結晶シリコン層をエピタ
キシヤル成長させる。つづいて、1000℃の窒素雰
囲気中で300分間熱処理を行ない、前記高濃度ボ
ロン含有領域５３と高濃度リン含有領域５４から
それぞれボロンとリンを拡散させることにより、
Ｐ型ウエル領域５５とその下のP+型埋込み領域
５６、Ｎ型単結晶シリコン層５７とその下のN+
型埋込み領域５８をそれぞれ形成する（同図ｃ図
示）。以下、上記実施例１と同様にＰ型ウエル領
域５５にＮチヤネルトランジスタを、Ｎ型単結晶
シリコン層にＰチヤネルトランジスタをそれぞれ
形成し、CMOSを製造する。
2μｍの熱酸化膜を形成した後、その一部を写真
蝕刻法により選択的にエツチングしてフイールド
酸化膜５２を形成し、基板５１の一部を露出させ
る（第４図ａ図示）。次に、Ｎチヤネルトランジ
スタ形成予定部に選択的に加速エネルギー40keV
以上、ドーズ量１×1013〜５×1015cm-2の条件で
ボロンをイオン注入して高濃度ボロン含有領域５
３を形成する。つづいてＰチヤネルトランジスタ
形成予定部に選択的に加速エネルギー40keV以
上、ドーズ量１×1013〜５×1015cm-2の条件でリ
ンをイオン注入して高濃度リン含有領域５４を形
成する。（同図ｂ図示）。次いで、上記実施例１と
同様に選択エピキシヤル技術を用い、露出した基
板３１上に選択的に前記フイールド酸化膜３２と
等しい膜厚になるまで単結晶シリコン層をエピタ
キシヤル成長させる。つづいて、1000℃の窒素雰
囲気中で300分間熱処理を行ない、前記高濃度ボ
ロン含有領域５３と高濃度リン含有領域５４から
それぞれボロンとリンを拡散させることにより、
Ｐ型ウエル領域５５とその下のP+型埋込み領域
５６、Ｎ型単結晶シリコン層５７とその下のN+
型埋込み領域５８をそれぞれ形成する（同図ｃ図
示）。以下、上記実施例１と同様にＰ型ウエル領
域５５にＮチヤネルトランジスタを、Ｎ型単結晶
シリコン層にＰチヤネルトランジスタをそれぞれ
形成し、CMOSを製造する。
しかして、上記実施例２の方法でも実施例１と
同様な効果を得ることができる。また、Ｎ型単結
晶シリコン層５７についてもその不純物濃度を表
面で低く、深さ方向に徐々に高くなるという分布
にすることができるので、素子特性を一層向上す
ることができる。
同様な効果を得ることができる。また、Ｎ型単結
晶シリコン層５７についてもその不純物濃度を表
面で低く、深さ方向に徐々に高くなるという分布
にすることができるので、素子特性を一層向上す
ることができる。
なお、実施例１及び２と同様な構造のCMOS
を製造するには、例えば第３図ａ図示の工程と同
様にＮ型シリコン基板上にフイールド酸化膜を形
成した後、選択エピタキシヤル技術を用いて露出
した基板上に単結晶シリコン層を形成し、更に、
Ｎチヤネルトランジスタ形成予定部にＰ型不純物
を、Ｐチヤネルトランジスタ形成予定部にＮ型不
純物をそれぞれイオン注入し、熱処理するという
方法でもよい。
を製造するには、例えば第３図ａ図示の工程と同
様にＮ型シリコン基板上にフイールド酸化膜を形
成した後、選択エピタキシヤル技術を用いて露出
した基板上に単結晶シリコン層を形成し、更に、
Ｎチヤネルトランジスタ形成予定部にＰ型不純物
を、Ｐチヤネルトランジスタ形成予定部にＮ型不
純物をそれぞれイオン注入し、熱処理するという
方法でもよい。
こうした方法によれば、上記実施例１及び２と
はＰ型ウエル領域及びＮ型単結晶シリコン層の不
純物濃度分布が若干異なつたものとなるが、上記
実施例１及び２とほぼ同様の効果を得ることがで
きる。
はＰ型ウエル領域及びＮ型単結晶シリコン層の不
純物濃度分布が若干異なつたものとなるが、上記
実施例１及び２とほぼ同様の効果を得ることがで
きる。
また、上記実施例１及び２ではＮ型シリコン基
板にＰ型ウエル領域を形成したが、これに限らず
Ｐ型シリコン基板にＮ型ウエル領域を形成する場
合でも同様に適用できることは勿論である。不純
物についてもＮ型不純物としてアンチモン、砒素
等を用いても同様の効果が得られる。
板にＰ型ウエル領域を形成したが、これに限らず
Ｐ型シリコン基板にＮ型ウエル領域を形成する場
合でも同様に適用できることは勿論である。不純
物についてもＮ型不純物としてアンチモン、砒素
等を用いても同様の効果が得られる。
また、上記実施例１及び２では不純物をドープ
するのにイオン注入を用いたが、これに限らず拡
散源塗布等の従来技術を用いてもその作用効果は
変らない。
するのにイオン注入を用いたが、これに限らず拡
散源塗布等の従来技術を用いてもその作用効果は
変らない。
また、上記実施例１及び２では素子分離用の絶
縁膜として二酸化珪素を用いたが、これに限ら
ず、絶縁物であればよく、窒化珪素、真性珪素あ
るいはこれらと二酸化珪素の積層構造でもその作
用効果は変わらない。
縁膜として二酸化珪素を用いたが、これに限ら
ず、絶縁物であればよく、窒化珪素、真性珪素あ
るいはこれらと二酸化珪素の積層構造でもその作
用効果は変わらない。
更に、上記実施例１及び２では形成する単結晶
シリコン層の厚さは1.5〜2.0μｍが最適であつた
が、プロセス設計を最適化すれば、0.6〜3.0μｍ
でも作用効果は変わらない。また、不純物をイオ
ン注入した後の熱処理も、単結晶シリコン中の不
純物の再分布が主な目的であるので、熱処理温
度、時間、雰囲気を変えても、最適化すれば作用
効果は変わらない。
シリコン層の厚さは1.5〜2.0μｍが最適であつた
が、プロセス設計を最適化すれば、0.6〜3.0μｍ
でも作用効果は変わらない。また、不純物をイオ
ン注入した後の熱処理も、単結晶シリコン中の不
純物の再分布が主な目的であるので、熱処理温
度、時間、雰囲気を変えても、最適化すれば作用
効果は変わらない。
以上詳述した如く本発明の相補型半導体装置の
製造方法によれば、相補型半導体装置の耐ラツチ
アツプ性能を著しく向上し、しかも高集積化でき
る等顕著な効果を奏するものである。
製造方法によれば、相補型半導体装置の耐ラツチ
アツプ性能を著しく向上し、しかも高集積化でき
る等顕著な効果を奏するものである。
第１図および第２図はそれぞれ従来のCMOS
の断面図、第３図ａ〜ｅは本発明の実施例１にお
けるCMOSの製造方法を示す断面図、第４図ａ
〜ｃは本発明の実施例２におけるCMOSの製造
方法を示す断面図である。 ３１，５１……Ｎ型シリコン基板、３２，５２
……フイールド酸化膜、３３，５３……高濃度ボ
ロン含有領域、３４，５５……Ｐ型ウエル領域、
３５，５６……P+型埋込み領域、３６，５７…
…Ｎ型単結晶シリコン層、３７……ゲート酸化
膜、３８……ゲート電極、３９，４０……N+型
ソース・ドレイン領域、４１，４２……P+型ソ
ース・ドレイン領域、４３……CVD酸化膜、４
４……コンタクトホール、４５……Al配線、５
４……高濃度リン含有領域、５８……N+型埋込
み領域。
の断面図、第３図ａ〜ｅは本発明の実施例１にお
けるCMOSの製造方法を示す断面図、第４図ａ
〜ｃは本発明の実施例２におけるCMOSの製造
方法を示す断面図である。 ３１，５１……Ｎ型シリコン基板、３２，５２
……フイールド酸化膜、３３，５３……高濃度ボ
ロン含有領域、３４，５５……Ｐ型ウエル領域、
３５，５６……P+型埋込み領域、３６，５７…
…Ｎ型単結晶シリコン層、３７……ゲート酸化
膜、３８……ゲート電極、３９，４０……N+型
ソース・ドレイン領域、４１，４２……P+型ソ
ース・ドレイン領域、４３……CVD酸化膜、４
４……コンタクトホール、４５……Al配線、５
４……高濃度リン含有領域、５８……N+型埋込
み領域。
Claims (1)
- １ 第１導電型の半導体基板表面に絶縁膜を形成
し、該絶縁膜の一部を選択的に除去して前記基板
を露出させる工程と、露出した基板のうち一部の
表面領域に選択的に第２導電型の高濃度不純物領
域を形成する工程と、露出した基板上に選択的に
半導体層をエピタキシヤル成長させる工程と、熱
処理により前記不純物領域から不純物を拡散させ
て、不純物濃度が表面で低く深部で高い第２導電
型のウエル領域を形成する工程とを具備したこと
を特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132610A JPS6024055A (ja) | 1983-07-20 | 1983-07-20 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132610A JPS6024055A (ja) | 1983-07-20 | 1983-07-20 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024055A JPS6024055A (ja) | 1985-02-06 |
| JPH0527264B2 true JPH0527264B2 (ja) | 1993-04-20 |
Family
ID=15085351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132610A Granted JPS6024055A (ja) | 1983-07-20 | 1983-07-20 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024055A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508218B2 (ja) * | 1988-09-27 | 1996-06-19 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146342A (en) * | 1975-06-02 | 1976-12-15 | Monsanto Co | Corrosion inhibitor |
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
-
1983
- 1983-07-20 JP JP58132610A patent/JPS6024055A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146342A (en) * | 1975-06-02 | 1976-12-15 | Monsanto Co | Corrosion inhibitor |
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024055A (ja) | 1985-02-06 |
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