JPH10326836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10326836A JPH10326836A JP9133815A JP13381597A JPH10326836A JP H10326836 A JPH10326836 A JP H10326836A JP 9133815 A JP9133815 A JP 9133815A JP 13381597 A JP13381597 A JP 13381597A JP H10326836 A JPH10326836 A JP H10326836A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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Abstract
(57)【要約】
【課題】 素子の耐圧を劣化させることなく、半導体装
置の製造に要する時間を短縮することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板１中にｎ型ポケット層４を形
成し、半導体基板１上にｎ型エピタキシャル層５を形成
する。ｎ型ポケット層４に対応する部分におけるｎ型エ
ピタキシャル層５中にｐ+ 型埋め込み拡散層１０を形成
し、ｎ型エピタキシャル層５上にｎ型エピタキシャル層
１２を形成する。ｎ型ポケット層４に対応する部分と異
なる部分におけるｎ型エピタキシャル層５中にｎ+ 型埋
め込み拡散層９を形成してもよい。半導体基板１中にｎ
型ポケット層４を形成し、これと異なる部分におけるｎ
型エピタキシャル層５中にｎ+ 型埋め込み拡散層９を形
成することで、互いに耐圧の異なるバイポーラトランジ
スタを同一の半導体基板１上に混載することも可能であ
る。
置の製造に要する時間を短縮することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板１中にｎ型ポケット層４を形
成し、半導体基板１上にｎ型エピタキシャル層５を形成
する。ｎ型ポケット層４に対応する部分におけるｎ型エ
ピタキシャル層５中にｐ+ 型埋め込み拡散層１０を形成
し、ｎ型エピタキシャル層５上にｎ型エピタキシャル層
１２を形成する。ｎ型ポケット層４に対応する部分と異
なる部分におけるｎ型エピタキシャル層５中にｎ+ 型埋
め込み拡散層９を形成してもよい。半導体基板１中にｎ
型ポケット層４を形成し、これと異なる部分におけるｎ
型エピタキシャル層５中にｎ+ 型埋め込み拡散層９を形
成することで、互いに耐圧の異なるバイポーラトランジ
スタを同一の半導体基板１上に混載することも可能であ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】半導体装置の製造に用いられるプロセス
技術の一つに、単結晶の半導体基板上に、この半導体基
板と同じ面方位を持つ単結晶の半導体層（エピタキシャ
ル層）を成長させる、いわゆるエピタキシャル成長技術
が知られている。このエピタキシャル成長技術は、特
に、双極型半導体装置、例えばバイポーラトランジスタ
を集積したバイポーラ集積回路（ＩＣ）の製造にとって
重要な技術となっている。これは、バイポーラＩＣに搭
載されるバイポーラトランジスタのほとんどのものが、
構造的に縦方向動作を必要とするためである。したがっ
て、エピタキシャル成長技術は、横方向動作を主とする
単極型半導体装置、例えばＭＯＳＦＥＴを集積したＭＯ
ＳＩＣの製造には、あまり必要とされていないのが一般
的である。
技術の一つに、単結晶の半導体基板上に、この半導体基
板と同じ面方位を持つ単結晶の半導体層（エピタキシャ
ル層）を成長させる、いわゆるエピタキシャル成長技術
が知られている。このエピタキシャル成長技術は、特
に、双極型半導体装置、例えばバイポーラトランジスタ
を集積したバイポーラ集積回路（ＩＣ）の製造にとって
重要な技術となっている。これは、バイポーラＩＣに搭
載されるバイポーラトランジスタのほとんどのものが、
構造的に縦方向動作を必要とするためである。したがっ
て、エピタキシャル成長技術は、横方向動作を主とする
単極型半導体装置、例えばＭＯＳＦＥＴを集積したＭＯ
ＳＩＣの製造には、あまり必要とされていないのが一般
的である。
【０００３】ところが、最近になって、ＢｉＣＭＯＳＩ
Ｃに代表されるようなバイポーラトランジスタとＭＯＳ
ＦＥＴとを混載した半導体装置が考えられるようにな
り、当然のことながら、このＢｉＣＭＯＳＩＣの製造に
も、エピタキシャル成長技術が用いられている。
Ｃに代表されるようなバイポーラトランジスタとＭＯＳ
ＦＥＴとを混載した半導体装置が考えられるようにな
り、当然のことながら、このＢｉＣＭＯＳＩＣの製造に
も、エピタキシャル成長技術が用いられている。
【０００４】また、エピタキシャル成長技術は、半導体
基板に導入された不純物と異なる不純物を添加した半導
体層を形成することができ、しかも、このような半導体
層の積層構造を形成することが可能なため、用途によっ
ては非常に有効な手段となる。
基板に導入された不純物と異なる不純物を添加した半導
体層を形成することができ、しかも、このような半導体
層の積層構造を形成することが可能なため、用途によっ
ては非常に有効な手段となる。
【０００５】さて、半導体装置の分野においては、動作
電圧の低電圧化、動作速度の高速化、高集積化など軽薄
短小化が進む一方で、例えばテレビジョン装置の陰極線
管（ＣＲＴ）の動作制御用の高耐圧トランジスタなどの
ように、高電圧を扱うものも少なくない。しかし、この
分野でのモノリシック化はあまり進んでいないのが現状
である。これは、高耐圧トランジスタは、通常、半導体
基板上に厚く形成されたエピタキシャル層を用いて形成
されるが、この種の高耐圧トランジスタには、高電圧を
印加しても破壊されないことや、ＣＲＴの走査線を駆動
するために動作速度を速くすることなどが要求されるた
め、製造にかなりの困難を伴うからである。
電圧の低電圧化、動作速度の高速化、高集積化など軽薄
短小化が進む一方で、例えばテレビジョン装置の陰極線
管（ＣＲＴ）の動作制御用の高耐圧トランジスタなどの
ように、高電圧を扱うものも少なくない。しかし、この
分野でのモノリシック化はあまり進んでいないのが現状
である。これは、高耐圧トランジスタは、通常、半導体
基板上に厚く形成されたエピタキシャル層を用いて形成
されるが、この種の高耐圧トランジスタには、高電圧を
印加しても破壊されないことや、ＣＲＴの走査線を駆動
するために動作速度を速くすることなどが要求されるた
め、製造にかなりの困難を伴うからである。
【０００６】ここで、エピタキシャル層上に高耐圧トラ
ンジスタを形成するようにした、従来の半導体装置の製
造方法について説明する。この半導体装置は、高電圧お
よび高電流を扱うものであり、例えば、ＣＲＴの動作制
御などに用いられる。ここでは、同一の半導体基板上に
高耐圧の縦型ｎｐｎトランジスタおよび高耐圧の縦型ｐ
ｎｐトランジスタを混載する場合を例にとって説明す
る。
ンジスタを形成するようにした、従来の半導体装置の製
造方法について説明する。この半導体装置は、高電圧お
よび高電流を扱うものであり、例えば、ＣＲＴの動作制
御などに用いられる。ここでは、同一の半導体基板上に
高耐圧の縦型ｎｐｎトランジスタおよび高耐圧の縦型ｐ
ｎｐトランジスタを混載する場合を例にとって説明す
る。
【０００７】すなわち、この従来の半導体装置の製造方
法においては、図１４に示すように、例えば、熱酸化法
により、ｐ型シリコン（Ｓｉ）基板のような半導体基板
１０１の表面を酸化することにより、この半導体基板１
０１上に、厚さ５０〜１００ｎｍ程度の二酸化シリコン
（ＳｉＯ2 ）膜１０２を形成した後、このＳｉＯ2 膜１
０２上にリソグラフィー法により所定形状のレジストパ
ターン１０３を形成する。ここで、このレジストパター
ン１０３は、縦型ｎｐｎトランジスタ形成領域を覆い、
縦型ｐｎｐトランジスタ形成領域の所定部分に開口部を
有する。続いて、このレジストパターン１０３をマスク
として、半導体基板１０１に、例えば、イオン注入法に
よりリン（Ｐ）のようなｎ型不純物を、例えば注入エネ
ルギー５０〜１００ｋｅＶ、ドーズ量５×１０12〜１×
１０13／ｃｍ2 の条件でドープする。この後、イオン注
入マスクとして用いたレジストパターン１０３を除去す
る。
法においては、図１４に示すように、例えば、熱酸化法
により、ｐ型シリコン（Ｓｉ）基板のような半導体基板
１０１の表面を酸化することにより、この半導体基板１
０１上に、厚さ５０〜１００ｎｍ程度の二酸化シリコン
（ＳｉＯ2 ）膜１０２を形成した後、このＳｉＯ2 膜１
０２上にリソグラフィー法により所定形状のレジストパ
ターン１０３を形成する。ここで、このレジストパター
ン１０３は、縦型ｎｐｎトランジスタ形成領域を覆い、
縦型ｐｎｐトランジスタ形成領域の所定部分に開口部を
有する。続いて、このレジストパターン１０３をマスク
として、半導体基板１０１に、例えば、イオン注入法に
よりリン（Ｐ）のようなｎ型不純物を、例えば注入エネ
ルギー５０〜１００ｋｅＶ、ドーズ量５×１０12〜１×
１０13／ｃｍ2 の条件でドープする。この後、イオン注
入マスクとして用いたレジストパターン１０３を除去す
る。
【０００８】次に、図１５に示すように、例えば、窒素
雰囲気中で１２００℃の温度で５０００分程度の熱処理
を行うことにより、注入不純物の電気的活性化を行うと
ともに、注入不純物を半導体基板１０１中に深く拡散さ
せる。これにより、半導体基板１０１中の所定部分にｎ
型ポケット層１０４が形成される。このｎ型ポケット層
１０４は、この領域に形成される縦型ｐｎｐトランジス
タを、半導体基板１０１と電気的に絶縁するためのもの
である。ここで、このｎ型ポケット層１０４を形成する
にあたって、１２００℃の高温で５０００分の長時間の
熱処理を行っているのは、後に形成されるｐ+ 型埋め込
み拡散層とｎ型ポケット層１０４との耐圧を高くするた
めに、半導体基板１０１中にｎ型ポケット層１０４を低
不純物濃度で、かつ、深く形成する必要があるからであ
る。この場合、このｎ型ポケット層１０４の不純物濃度
は例えば１×１０16／ｃｍ3 程度に選ばれ、半導体基板
１０１の表面からみたｎ型ポケット層１０４の深さは、
例えば２０μｍ程度に選ばれる。この後、イオン注入に
よる欠陥を除去するために、半導体基板１０１の表面に
酸化処理（犠牲酸化）を施す。図１５は、この酸化処理
までを行った様子を示す。
雰囲気中で１２００℃の温度で５０００分程度の熱処理
を行うことにより、注入不純物の電気的活性化を行うと
ともに、注入不純物を半導体基板１０１中に深く拡散さ
せる。これにより、半導体基板１０１中の所定部分にｎ
型ポケット層１０４が形成される。このｎ型ポケット層
１０４は、この領域に形成される縦型ｐｎｐトランジス
タを、半導体基板１０１と電気的に絶縁するためのもの
である。ここで、このｎ型ポケット層１０４を形成する
にあたって、１２００℃の高温で５０００分の長時間の
熱処理を行っているのは、後に形成されるｐ+ 型埋め込
み拡散層とｎ型ポケット層１０４との耐圧を高くするた
めに、半導体基板１０１中にｎ型ポケット層１０４を低
不純物濃度で、かつ、深く形成する必要があるからであ
る。この場合、このｎ型ポケット層１０４の不純物濃度
は例えば１×１０16／ｃｍ3 程度に選ばれ、半導体基板
１０１の表面からみたｎ型ポケット層１０４の深さは、
例えば２０μｍ程度に選ばれる。この後、イオン注入に
よる欠陥を除去するために、半導体基板１０１の表面に
酸化処理（犠牲酸化）を施す。図１５は、この酸化処理
までを行った様子を示す。
【０００９】次に、図１６に示すように、半導体基板１
０１上のＳｉＯ2 膜１０２上に、所定形状のレジストパ
ターン１０５を形成する。このレジストパターン１０５
は、縦型ｐｎｐトランジスタ形成領域を覆い、縦型ｎｐ
ｎトランジスタ形成領域の所定部分に開口部を有する。
続いて、このレジストパターン１０５をマスクとして、
半導体基板１０１中に、例えば、イオン注入法により砒
素（Ａｓ）のようなｎ型不純物を、例えば注入エネルギ
ー５０〜１５０ｋｅＶ、ドーズ量１×１０14〜１×１０
16／ｃｍ2 の条件でドープする。この後、イオン注入の
マスクとして用いたレジストパターン１０５を除去す
る。
０１上のＳｉＯ2 膜１０２上に、所定形状のレジストパ
ターン１０５を形成する。このレジストパターン１０５
は、縦型ｐｎｐトランジスタ形成領域を覆い、縦型ｎｐ
ｎトランジスタ形成領域の所定部分に開口部を有する。
続いて、このレジストパターン１０５をマスクとして、
半導体基板１０１中に、例えば、イオン注入法により砒
素（Ａｓ）のようなｎ型不純物を、例えば注入エネルギ
ー５０〜１５０ｋｅＶ、ドーズ量１×１０14〜１×１０
16／ｃｍ2 の条件でドープする。この後、イオン注入の
マスクとして用いたレジストパターン１０５を除去す
る。
【００１０】次に、図１７に示すように、半導体基板１
０１上のＳｉＯ2 膜１０２上に、所定形状のレジストパ
ターン１０６を形成する。このレジストパターン１０６
は、図１６に示す工程でｎ型不純物が注入された領域を
覆い、縦型ｐｎｐトランジスタ形成領域のｎ型ポケット
層１０４に対応する部分と、縦型ｐｎｐトランジスタお
よび縦型ｎｐｎトランジスタの境界に対応する部分とに
開口部を有する。続いて、このレジストパターン１０６
をマスクとして、半導体基板１０１中に、例えば、イオ
ン注入法によりボロン（Ｂ）のようなｐ型不純物を、例
えば注入エネルギー２０〜８０ｋｅＶ、ドーズ量１×１
０14〜１×１０16／ｃｍ2 の条件でドープする。この
後、イオン注入のマスクとして用いたレジストパターン
１０６を除去する。
０１上のＳｉＯ2 膜１０２上に、所定形状のレジストパ
ターン１０６を形成する。このレジストパターン１０６
は、図１６に示す工程でｎ型不純物が注入された領域を
覆い、縦型ｐｎｐトランジスタ形成領域のｎ型ポケット
層１０４に対応する部分と、縦型ｐｎｐトランジスタお
よび縦型ｎｐｎトランジスタの境界に対応する部分とに
開口部を有する。続いて、このレジストパターン１０６
をマスクとして、半導体基板１０１中に、例えば、イオ
ン注入法によりボロン（Ｂ）のようなｐ型不純物を、例
えば注入エネルギー２０〜８０ｋｅＶ、ドーズ量１×１
０14〜１×１０16／ｃｍ2 の条件でドープする。この
後、イオン注入のマスクとして用いたレジストパターン
１０６を除去する。
【００１１】次に、例えば窒素雰囲気中で、１２００℃
の温度で５０〜１００分程度の熱処理を行うことによ
り、注入不純物の電気的活性化を行う。これにより、図
１８に示すように、ｎ型不純物が注入された部分に縦型
ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ+
型埋め込み拡散層１０７が形成され、一方、ｐ型不純物
が注入された部分のうち、ｎ型ポケット層１０４に対応
する部分に、縦型ｐｎｐトランジスタの埋め込みコレク
タ領域となるｐ+ 型埋め込み拡散層１０８が形成される
とともに、縦型ｐｎｐトランジスタ形成領域と縦型ｎｐ
ｎトランジスタ形成領域との境界部に、素子分離のため
のｐ+ 型埋め込み拡散層１０９が形成される。
の温度で５０〜１００分程度の熱処理を行うことによ
り、注入不純物の電気的活性化を行う。これにより、図
１８に示すように、ｎ型不純物が注入された部分に縦型
ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ+
型埋め込み拡散層１０７が形成され、一方、ｐ型不純物
が注入された部分のうち、ｎ型ポケット層１０４に対応
する部分に、縦型ｐｎｐトランジスタの埋め込みコレク
タ領域となるｐ+ 型埋め込み拡散層１０８が形成される
とともに、縦型ｐｎｐトランジスタ形成領域と縦型ｎｐ
ｎトランジスタ形成領域との境界部に、素子分離のため
のｐ+ 型埋め込み拡散層１０９が形成される。
【００１２】次に、図１９に示すように、半導体基板１
０１上のＳｉＯ2 膜１０２を除去した後、既存のエピタ
キシャル成長法により、半導体基板１０１上にｎ型Ｓｉ
からなるｎ型エピタキシャル層１１０を形成する。この
とき、ｎ+ 型埋め込み拡散層１０７およびｐ+ 型埋め込
み拡散層１０８，１０９中の不純物が、ｎ型エピタキシ
ャル層１１０の下層側に拡散されることにより、このｎ
型エピタキシャル層１１０の下層にもｎ+ 型埋め込み拡
散層１０７およびｐ+ 型埋め込み拡散層１０８，１０９
が形成される。
０１上のＳｉＯ2 膜１０２を除去した後、既存のエピタ
キシャル成長法により、半導体基板１０１上にｎ型Ｓｉ
からなるｎ型エピタキシャル層１１０を形成する。この
とき、ｎ+ 型埋め込み拡散層１０７およびｐ+ 型埋め込
み拡散層１０８，１０９中の不純物が、ｎ型エピタキシ
ャル層１１０の下層側に拡散されることにより、このｎ
型エピタキシャル層１１０の下層にもｎ+ 型埋め込み拡
散層１０７およびｐ+ 型埋め込み拡散層１０８，１０９
が形成される。
【００１３】このようにｎ型エピタキシャル層１１０を
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、縦型ｐｎｐトランジスタ形成領域
に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎ
ｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを
形成する。図２０は、最終的に形成される縦型ｐｎｐト
ランジスタおよび縦型ｎｐｎトランジスタの一例を示
す。
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、縦型ｐｎｐトランジスタ形成領域
に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎ
ｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを
形成する。図２０は、最終的に形成される縦型ｐｎｐト
ランジスタおよび縦型ｎｐｎトランジスタの一例を示
す。
【００１４】図２０に示すように、縦型ｎｐｎトランジ
スタにおいては、半導体基板１０１中に埋め込みコレク
タ領域となるｎ+ 型埋め込み拡散層１０７が形成され、
半導体基板１１０上にｎ型エピタキシャル層１１０が形
成されている。また、縦型ｎｐｎトランジスタ形成領域
と縦型ｐｎｐトランジスタ形成領域との境界部における
半導体基板１０１中には、ｐ型Ｓｉ基板１０１に達する
素子分離のためのｐ+型埋め込み拡散層１０９が形成さ
れている。このｐ+ 型埋め込み拡散層１０９に対応する
部分におけるｎ型エピタキシャル層１１０中には、ｐ+
型埋め込み拡散層１０９に達するｐ+ 型素子分離拡散層
１２０が形成され、これによって、縦型ｎｐｎトランジ
スタと縦型ｐｎｐトランジスタとの素子分離が行われて
いる。
スタにおいては、半導体基板１０１中に埋め込みコレク
タ領域となるｎ+ 型埋め込み拡散層１０７が形成され、
半導体基板１１０上にｎ型エピタキシャル層１１０が形
成されている。また、縦型ｎｐｎトランジスタ形成領域
と縦型ｐｎｐトランジスタ形成領域との境界部における
半導体基板１０１中には、ｐ型Ｓｉ基板１０１に達する
素子分離のためのｐ+型埋め込み拡散層１０９が形成さ
れている。このｐ+ 型埋め込み拡散層１０９に対応する
部分におけるｎ型エピタキシャル層１１０中には、ｐ+
型埋め込み拡散層１０９に達するｐ+ 型素子分離拡散層
１２０が形成され、これによって、縦型ｎｐｎトランジ
スタと縦型ｐｎｐトランジスタとの素子分離が行われて
いる。
【００１５】ｎ型エピタキシャル層１１０には、厚さ１
μｍ程度のフィールド酸化膜１２１が選択的に形成さ
れ、素子分離が行われている。符号１２２は、ＳｉＯ2
膜などからなる絶縁膜を示す。この絶縁膜１２２は、所
定部分に開口部を有している。
μｍ程度のフィールド酸化膜１２１が選択的に形成さ
れ、素子分離が行われている。符号１２２は、ＳｉＯ2
膜などからなる絶縁膜を示す。この絶縁膜１２２は、所
定部分に開口部を有している。
【００１６】フィールド酸化膜１２１で覆われていない
活性領域におけるｎ型エピタキシャル層１１０の所定部
分には、ｐ型ベース領域１２３が形成され、さらに、こ
のｐ型ベース領域１２３と接続するｐ+ 型グラフトベー
ス領域１２４が形成されている。この場合、ｐ+ 型グラ
フトベース領域１２４は、フィールド酸化膜１２１の下
部にも形成されている。このｐ+ 型グラフトベース領域
１２４は、例えばイオン注入法によりｎ型エピタキシャ
ル層１１０中に選択的にＢのようなｐ型不純物をドープ
することにより形成され、このｐ+ 型グラフトベース領
域１２４の深さは、例えば３μｍ程度に選ばれる。ｐ型
ベース領域１２３の上層部にはｎ+ 型エミッタ領域１２
５が形成されている。また、ｐ+ 型グラフトベース領域
１２４から所定の距離だけ離れた所定位置におけるｎ型
エピタキシャル層１１０中には、ｎ+ 型埋め込み拡散層
１０７に達するｎ+ 型プラグ層１２６が形成されてい
る。このｎ+ 型プラグ層１２６の上層部には、ｎ+ 型コ
レクタ取り出し拡散層１２７が形成されている。
活性領域におけるｎ型エピタキシャル層１１０の所定部
分には、ｐ型ベース領域１２３が形成され、さらに、こ
のｐ型ベース領域１２３と接続するｐ+ 型グラフトベー
ス領域１２４が形成されている。この場合、ｐ+ 型グラ
フトベース領域１２４は、フィールド酸化膜１２１の下
部にも形成されている。このｐ+ 型グラフトベース領域
１２４は、例えばイオン注入法によりｎ型エピタキシャ
ル層１１０中に選択的にＢのようなｐ型不純物をドープ
することにより形成され、このｐ+ 型グラフトベース領
域１２４の深さは、例えば３μｍ程度に選ばれる。ｐ型
ベース領域１２３の上層部にはｎ+ 型エミッタ領域１２
５が形成されている。また、ｐ+ 型グラフトベース領域
１２４から所定の距離だけ離れた所定位置におけるｎ型
エピタキシャル層１１０中には、ｎ+ 型埋め込み拡散層
１０７に達するｎ+ 型プラグ層１２６が形成されてい
る。このｎ+ 型プラグ層１２６の上層部には、ｎ+ 型コ
レクタ取り出し拡散層１２７が形成されている。
【００１７】ｐ+ 型グラフトベース領域１２４上には、
絶縁膜１２２に形成された開口部を通して例えばｐ型不
純物が高濃度にドープされた多結晶Ｓｉ膜からなるベー
ス電極１２８が接続され、ｎ+ 型エミッタ領域１２５上
には、絶縁膜１２２に形成された開口部を通して例えば
ｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からな
るエミッタ電極１２９が接続され、ｎ+ 型コレクタ取り
出し拡散層１２７上には、例えばｎ型不純物が高濃度に
ドープされた多結晶Ｓｉ膜からなるコレクタ電極１３０
が接続されている。ここで、ベース電極１２８、エミッ
タ電極１２９およびコレクタ電極１３０の厚さは、例え
ば０．４μｍ程度に選ばれる。
絶縁膜１２２に形成された開口部を通して例えばｐ型不
純物が高濃度にドープされた多結晶Ｓｉ膜からなるベー
ス電極１２８が接続され、ｎ+ 型エミッタ領域１２５上
には、絶縁膜１２２に形成された開口部を通して例えば
ｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からな
るエミッタ電極１２９が接続され、ｎ+ 型コレクタ取り
出し拡散層１２７上には、例えばｎ型不純物が高濃度に
ドープされた多結晶Ｓｉ膜からなるコレクタ電極１３０
が接続されている。ここで、ベース電極１２８、エミッ
タ電極１２９およびコレクタ電極１３０の厚さは、例え
ば０．４μｍ程度に選ばれる。
【００１８】フィールド酸化膜１２１、絶縁膜１２２、
ベース電極１２８、エミッタ電極１２９およびコレクタ
電極１３０上には、例えば厚さ０．３５μｍ程度のＳｉ
Ｏ2膜からなる層間絶縁膜１３１が形成されている。こ
の層間絶縁膜１３１には、ベース電極１２８、エミッタ
電極１２９およびコレクタ電極１３０に対応する部分
に、それぞれ、開口部１３２〜１３４が形成されてい
る。層間絶縁膜１３１上には、開口部１３２〜１３４の
部分で密着層１３５を介して、ベース電極１２８、エミ
ッタ電極１２９およびコレクタ電極１３０と接続するベ
ース電極配線１３６、エミッタ電極配線１３７およびコ
レクタ電極配線１３８が、それぞれ形成されている。こ
こで、密着層１３５は、例えば、厚さ３０ｎｍ程度のＴ
ｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎ
ｍ程度のＴｉ膜とが順次積層された多層膜からなる。ま
た、ベース電極配線１３６、エミッタ電極配線１３７お
よびコレクタ電極配線１３８は、例えば厚さ１２００ｎ
ｍ程度のＡｌ膜またはＡｌ合金膜からなる。
ベース電極１２８、エミッタ電極１２９およびコレクタ
電極１３０上には、例えば厚さ０．３５μｍ程度のＳｉ
Ｏ2膜からなる層間絶縁膜１３１が形成されている。こ
の層間絶縁膜１３１には、ベース電極１２８、エミッタ
電極１２９およびコレクタ電極１３０に対応する部分
に、それぞれ、開口部１３２〜１３４が形成されてい
る。層間絶縁膜１３１上には、開口部１３２〜１３４の
部分で密着層１３５を介して、ベース電極１２８、エミ
ッタ電極１２９およびコレクタ電極１３０と接続するベ
ース電極配線１３６、エミッタ電極配線１３７およびコ
レクタ電極配線１３８が、それぞれ形成されている。こ
こで、密着層１３５は、例えば、厚さ３０ｎｍ程度のＴ
ｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎ
ｍ程度のＴｉ膜とが順次積層された多層膜からなる。ま
た、ベース電極配線１３６、エミッタ電極配線１３７お
よびコレクタ電極配線１３８は、例えば厚さ１２００ｎ
ｍ程度のＡｌ膜またはＡｌ合金膜からなる。
【００１９】層間絶縁膜１３２、ベース電極配線１３
６、エミッタ電極配線１３７およびコレクタ電極配線１
３８上の全面には、例えば厚さ０．８μｍ程度のＳｉＯ
2 膜からなる層間絶縁膜１３９が形成され、この層間絶
縁膜１３９上には、例えば厚さ０．８μｍ程度のＳｉＮ
膜からなるパッシベーション膜１４０が形成されてい
る。
６、エミッタ電極配線１３７およびコレクタ電極配線１
３８上の全面には、例えば厚さ０．８μｍ程度のＳｉＯ
2 膜からなる層間絶縁膜１３９が形成され、この層間絶
縁膜１３９上には、例えば厚さ０．８μｍ程度のＳｉＮ
膜からなるパッシベーション膜１４０が形成されてい
る。
【００２０】一方、縦型ｐｎｐトランジスタにおいて
は、半導体基板１０１中にｎ型ポケット層１０４が形成
され、ｎ型ポケット層１０４に対応する部分における半
導体基板１０１中に、埋め込みコレクタ領域となるｐ+
型埋め込み拡散層１０８が形成されている。半導体基板
１０１上には、ｎ型エピタキシャル層１１０が形成され
ている。ｐ+ 型埋め込み拡散層１０８に対応する部分に
おけるｎ型エピタキシャル層１１０中には、ｐ+ 型埋め
込み拡散層１０８に達するｐ- 型ウエル層１４１が形成
されている。この縦型ｐｎｐトランジスタは、ｐ- 型ウ
エル層１４１に対応する部分に形成されている。
は、半導体基板１０１中にｎ型ポケット層１０４が形成
され、ｎ型ポケット層１０４に対応する部分における半
導体基板１０１中に、埋め込みコレクタ領域となるｐ+
型埋め込み拡散層１０８が形成されている。半導体基板
１０１上には、ｎ型エピタキシャル層１１０が形成され
ている。ｐ+ 型埋め込み拡散層１０８に対応する部分に
おけるｎ型エピタキシャル層１１０中には、ｐ+ 型埋め
込み拡散層１０８に達するｐ- 型ウエル層１４１が形成
されている。この縦型ｐｎｐトランジスタは、ｐ- 型ウ
エル層１４１に対応する部分に形成されている。
【００２１】ｎ型エピタキシャル層１１０には、フィー
ルド酸化膜１２１が選択的に形成され、素子分離が行わ
れている。
ルド酸化膜１２１が選択的に形成され、素子分離が行わ
れている。
【００２２】フィールド酸化膜１２１で覆われていない
活性領域におけるｎ型エピタキシャル層１１０の所定部
分には、ｎ型ベース領域１４２が形成され、さらに、こ
のｎ型ベース領域１４２と接続するｎ+ 型グラフトベー
ス領域１４３が形成されている。この場合、ｎ+ 型グラ
フトベース領域１４３は、フィールド酸化膜１２１の下
部にも形成されている。このｎ+ 型グラフトベース領域
１４３は、例えばイオン注入法によりｎ型エピタキシャ
ル層１１０中に選択的にＰのようなｎ型不純物をドープ
することにより形成され、このｎ+ 型グラフトベース領
域１４３の深さは、例えば３μｍ程度に選ばれる。ｎ型
ベース領域１４２の上層部にはｐ+ 型エミッタ領域１４
４が形成されている。また、ｎ+ 型グラフトベース領域
１４３から所定の距離だけ離れた所定位置におけるｎ型
エピタキシャル層１１０中には、ｐ+ 型埋め込み拡散層
１０８に達するｐ+ 型プラグ層１４５が形成されてい
る。このｐ+ 型プラグ層１４５の上層部には、ｐ+ 型コ
レクタ取り出し拡散層１４６が形成されている。符号１
４７は、ｐ+ 型素子分離拡散層を示す。このｐ+ 型素子
分離拡散層１４７は、ｐ- 型ウエル層１４１中に形成さ
れ、ｐ+ 型埋め込み拡散層１０８に達する深さを有す
る。
活性領域におけるｎ型エピタキシャル層１１０の所定部
分には、ｎ型ベース領域１４２が形成され、さらに、こ
のｎ型ベース領域１４２と接続するｎ+ 型グラフトベー
ス領域１４３が形成されている。この場合、ｎ+ 型グラ
フトベース領域１４３は、フィールド酸化膜１２１の下
部にも形成されている。このｎ+ 型グラフトベース領域
１４３は、例えばイオン注入法によりｎ型エピタキシャ
ル層１１０中に選択的にＰのようなｎ型不純物をドープ
することにより形成され、このｎ+ 型グラフトベース領
域１４３の深さは、例えば３μｍ程度に選ばれる。ｎ型
ベース領域１４２の上層部にはｐ+ 型エミッタ領域１４
４が形成されている。また、ｎ+ 型グラフトベース領域
１４３から所定の距離だけ離れた所定位置におけるｎ型
エピタキシャル層１１０中には、ｐ+ 型埋め込み拡散層
１０８に達するｐ+ 型プラグ層１４５が形成されてい
る。このｐ+ 型プラグ層１４５の上層部には、ｐ+ 型コ
レクタ取り出し拡散層１４６が形成されている。符号１
４７は、ｐ+ 型素子分離拡散層を示す。このｐ+ 型素子
分離拡散層１４７は、ｐ- 型ウエル層１４１中に形成さ
れ、ｐ+ 型埋め込み拡散層１０８に達する深さを有す
る。
【００２３】ｎ+ 型グラフトベース領域１４３上には、
絶縁膜１２２に形成された開口部を通して例えばｎ型不
純物が高濃度にドープされた多結晶Ｓｉ膜からなるベー
ス電極１４８が接続され、ｐ+ 型エミッタ領域１４４上
には、絶縁膜１２２に形成された開口部を通して例えば
ｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からな
るエミッタ電極１４９が接続され、ｐ+ 型コレクタ取り
出し拡散層１４６上には、例えばｐ型不純物が高濃度に
ドープされた多結晶Ｓｉ膜からなるコレクタ電極１５０
が接続されている。ここで、ベース電極１４８、エミッ
タ電極１４９およびコレクタ電極１５０の厚さは、例え
ば０．４μｍ程度に選ばれる。
絶縁膜１２２に形成された開口部を通して例えばｎ型不
純物が高濃度にドープされた多結晶Ｓｉ膜からなるベー
ス電極１４８が接続され、ｐ+ 型エミッタ領域１４４上
には、絶縁膜１２２に形成された開口部を通して例えば
ｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からな
るエミッタ電極１４９が接続され、ｐ+ 型コレクタ取り
出し拡散層１４６上には、例えばｐ型不純物が高濃度に
ドープされた多結晶Ｓｉ膜からなるコレクタ電極１５０
が接続されている。ここで、ベース電極１４８、エミッ
タ電極１４９およびコレクタ電極１５０の厚さは、例え
ば０．４μｍ程度に選ばれる。
【００２４】フィールド酸化膜１２１、絶縁膜１２２、
ベース電極１４８、エミッタ電極１４９およびコレクタ
電極１５０上には層間絶縁膜１３１が形成され、この層
間絶縁膜１３１には、ベース電極１４８、エミッタ電極
１４９およびコレクタ電極１５０に対応する部分に、そ
れぞれ、開口部１５１〜１５３が形成されている。層間
絶縁膜１３１上には、開口部１５１〜１５３の部分で密
着層１３５を介して、ベース電極１４８、エミッタ電極
１４９およびコレクタ電極１５０と接続するベース電極
配線１５４、エミッタ電極配線１５５およびコレクタ電
極配線１５６が、それぞれ形成されている。ここで、ベ
ース電極配線１５４、エミッタ電極配線１５５およびコ
レクタ電極配線１５６は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
ベース電極１４８、エミッタ電極１４９およびコレクタ
電極１５０上には層間絶縁膜１３１が形成され、この層
間絶縁膜１３１には、ベース電極１４８、エミッタ電極
１４９およびコレクタ電極１５０に対応する部分に、そ
れぞれ、開口部１５１〜１５３が形成されている。層間
絶縁膜１３１上には、開口部１５１〜１５３の部分で密
着層１３５を介して、ベース電極１４８、エミッタ電極
１４９およびコレクタ電極１５０と接続するベース電極
配線１５４、エミッタ電極配線１５５およびコレクタ電
極配線１５６が、それぞれ形成されている。ここで、ベ
ース電極配線１５４、エミッタ電極配線１５５およびコ
レクタ電極配線１５６は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
【００２５】層間絶縁膜１３２、ベース電極配線１５
４、エミッタ電極配線１５５およびコレクタ電極配線１
５６上の全面には、ＳｉＯ2 膜からなる層間絶縁膜１３
９とＳｉＮ膜からなるパッシベーション膜１４０とが順
次積層されている。
４、エミッタ電極配線１５５およびコレクタ電極配線１
５６上の全面には、ＳｉＯ2 膜からなる層間絶縁膜１３
９とＳｉＮ膜からなるパッシベーション膜１４０とが順
次積層されている。
【００２６】この従来の半導体装置の製造方法では、縦
型ｐｎｐトランジスタ形成領域において、ｎ型ポケット
層１０４とｐ+ 型埋め込み拡散層１０８との耐圧を高く
するために、ｐ+ 型埋め込み拡散層１０８の底部からみ
たｎ型ポケット層１０４の深さが所定の深さ以上にされ
る。例えば、ｎ型ポケット層１０４の不純物濃度が１×
１０16／ｃｍ3 程度で、耐圧を１００Ｖ程度とする場合
は、ｐ+ 型埋め込み拡散層１０８の底部からみたｎ型ポ
ケット層１０４の深さが、８μｍ程度必要となる。
型ｐｎｐトランジスタ形成領域において、ｎ型ポケット
層１０４とｐ+ 型埋め込み拡散層１０８との耐圧を高く
するために、ｐ+ 型埋め込み拡散層１０８の底部からみ
たｎ型ポケット層１０４の深さが所定の深さ以上にされ
る。例えば、ｎ型ポケット層１０４の不純物濃度が１×
１０16／ｃｍ3 程度で、耐圧を１００Ｖ程度とする場合
は、ｐ+ 型埋め込み拡散層１０８の底部からみたｎ型ポ
ケット層１０４の深さが、８μｍ程度必要となる。
【００２７】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法では、半導体基板１０１中
にｎ型ポケット層１０４を形成した後、このｎ型ポケッ
ト層１０４中にｐ+ 型埋め込み拡散層１０８を形成する
ようにしているので、ｎ型ポケット層１０４とｐ+ 型埋
め込み拡散層１０８との耐圧を高くするためには、半導
体基板１０１中にｎ型ポケット層１０４を形成する際
に、後に形成されるｐ+ 型埋め込み拡散層１０８の深さ
の分だけ、ｎ型ポケット層１０４を余計に深く拡散させ
なければならなかった。このため、このｎ型ポケット層
１０４を半導体基板１０１中に深く拡散させるために、
１２００℃の高温で５０００分程度の長時間の熱処理を
行う必要があるため、熱処理装置の炉心管がすぐに変形
してしまい、熱処理装置の能力が低下するばかりでな
く、メンテナンスを頻繁に行わなければならないという
問題があった。また、ｎ型ポケット層１０４を形成する
ために要する時間が長くなるため、他のプロセス条件と
の整合がとれないという問題があった。このため、従来
の半導体装置の製造方法では、素子の耐圧を高くしよう
とすると、半導体装置の製造のスループットが低くなる
という問題があった。
従来の半導体装置の製造方法では、半導体基板１０１中
にｎ型ポケット層１０４を形成した後、このｎ型ポケッ
ト層１０４中にｐ+ 型埋め込み拡散層１０８を形成する
ようにしているので、ｎ型ポケット層１０４とｐ+ 型埋
め込み拡散層１０８との耐圧を高くするためには、半導
体基板１０１中にｎ型ポケット層１０４を形成する際
に、後に形成されるｐ+ 型埋め込み拡散層１０８の深さ
の分だけ、ｎ型ポケット層１０４を余計に深く拡散させ
なければならなかった。このため、このｎ型ポケット層
１０４を半導体基板１０１中に深く拡散させるために、
１２００℃の高温で５０００分程度の長時間の熱処理を
行う必要があるため、熱処理装置の炉心管がすぐに変形
してしまい、熱処理装置の能力が低下するばかりでな
く、メンテナンスを頻繁に行わなければならないという
問題があった。また、ｎ型ポケット層１０４を形成する
ために要する時間が長くなるため、他のプロセス条件と
の整合がとれないという問題があった。このため、従来
の半導体装置の製造方法では、素子の耐圧を高くしよう
とすると、半導体装置の製造のスループットが低くなる
という問題があった。
【００２８】また、ｎ型エピタキシャル層１１０上に形
成される縦型ｐｎｐトランジスタや縦型ｎｐｎトランジ
スタの耐圧は、このｎ型エピタキシャル層１１０の厚さ
により決まるため、耐圧の異なるトランジスタを同一の
半導体基板１０１上に混載することは困難であった。
成される縦型ｐｎｐトランジスタや縦型ｎｐｎトランジ
スタの耐圧は、このｎ型エピタキシャル層１１０の厚さ
により決まるため、耐圧の異なるトランジスタを同一の
半導体基板１０１上に混載することは困難であった。
【００２９】したがって、この発明の目的は、素子の耐
圧を劣化させることなく、半導体装置の製造に要する時
間を短縮することができる半導体装置の製造方法を提供
することにある。
圧を劣化させることなく、半導体装置の製造に要する時
間を短縮することができる半導体装置の製造方法を提供
することにある。
【００３０】この発明の他の目的は、互いに耐圧の異な
る素子を同一の半導体基板上に混載することができる半
導体装置の製造方法を提供することにある。
る素子を同一の半導体基板上に混載することができる半
導体装置の製造方法を提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による半導体装置の製造方法
は、半導体基板中にこの半導体基板の導電型と逆導電型
の拡散層を形成する工程と、半導体基板上に第１のエピ
タキシャル層を形成する工程と、拡散層に対応する部分
における第１のエピタキシャル層中に拡散層の導電型と
逆導電型の埋め込み拡散層を形成する工程と、第１のエ
ピタキシャル層上に第２のエピタキシャル層を形成する
工程とを有することを特徴とするものである。
に、この発明の第１の発明による半導体装置の製造方法
は、半導体基板中にこの半導体基板の導電型と逆導電型
の拡散層を形成する工程と、半導体基板上に第１のエピ
タキシャル層を形成する工程と、拡散層に対応する部分
における第１のエピタキシャル層中に拡散層の導電型と
逆導電型の埋め込み拡散層を形成する工程と、第１のエ
ピタキシャル層上に第２のエピタキシャル層を形成する
工程とを有することを特徴とするものである。
【００３２】この発明の第２の発明による半導体装置の
製造方法は、半導体基板中にこの半導体基板の導電型と
逆導電型の拡散層を形成する工程と、半導体基板上に第
１のエピタキシャル層を形成する工程と、拡散層に対応
する部分と異なる部分における第１のエピタキシャル層
中に埋め込み拡散層を形成する工程と、第１のエピタキ
シャル層上に第２のエピタキシャル層を形成する工程と
を有することを特徴とするものである。
製造方法は、半導体基板中にこの半導体基板の導電型と
逆導電型の拡散層を形成する工程と、半導体基板上に第
１のエピタキシャル層を形成する工程と、拡散層に対応
する部分と異なる部分における第１のエピタキシャル層
中に埋め込み拡散層を形成する工程と、第１のエピタキ
シャル層上に第２のエピタキシャル層を形成する工程と
を有することを特徴とするものである。
【００３３】この発明の第１の発明および第２の発明の
好適な実施形態において、第１のエピタキシャル層は常
圧エピタキシャル成長法により形成されるとともに、第
２のエピタキシャル層は減圧エピタキシャル成長法によ
り形成される。
好適な実施形態において、第１のエピタキシャル層は常
圧エピタキシャル成長法により形成されるとともに、第
２のエピタキシャル層は減圧エピタキシャル成長法によ
り形成される。
【００３４】この発明の第１の発明の一実施形態におい
ては、拡散層に対応する部分と異なる部分における第１
のエピタキシャル層中に、拡散層の導電型と逆導電型の
埋め込み拡散層とは異なる他の埋め込み拡散層を形成す
る工程をさらに有する。
ては、拡散層に対応する部分と異なる部分における第１
のエピタキシャル層中に、拡散層の導電型と逆導電型の
埋め込み拡散層とは異なる他の埋め込み拡散層を形成す
る工程をさらに有する。
【００３５】この発明の第２の発明の典型的な実施形態
において、埋め込み拡散層の導電型は拡散層と同一導電
型であるが、この埋め込み拡散層の導電型は、拡散層と
は逆の導電型であってもよい。
において、埋め込み拡散層の導電型は拡散層と同一導電
型であるが、この埋め込み拡散層の導電型は、拡散層と
は逆の導電型であってもよい。
【００３６】上述のように構成されたこの発明の第１の
発明においては、まず、半導体基板中にこの半導体基板
の導電型と逆導電型の拡散層を形成した後、この半導体
基板上に第１のエピタキシャル層を形成する。次に、拡
散層に対応する部分における第１のエピタキシャル層中
に拡散層の導電型と逆導電型の埋め込み拡散層を形成す
る。第１のエピタキシャル層中には、拡散層に対応する
部分と異なる部分に、例えば、拡散層の導電型と同一導
電型の埋め込み拡散層など、他の埋め込み拡散層を形成
してもよい。その後、第１のエピタキシャル層上に第２
のエピタキシャル層を形成する。
発明においては、まず、半導体基板中にこの半導体基板
の導電型と逆導電型の拡散層を形成した後、この半導体
基板上に第１のエピタキシャル層を形成する。次に、拡
散層に対応する部分における第１のエピタキシャル層中
に拡散層の導電型と逆導電型の埋め込み拡散層を形成す
る。第１のエピタキシャル層中には、拡散層に対応する
部分と異なる部分に、例えば、拡散層の導電型と同一導
電型の埋め込み拡散層など、他の埋め込み拡散層を形成
してもよい。その後、第１のエピタキシャル層上に第２
のエピタキシャル層を形成する。
【００３７】ここで、半導体基板中に形成された半導体
基板の導電型と逆導電型の拡散層は、例えば、この拡散
層に対応する部分における第１のエピタキシャル層中に
形成された、拡散層の導電型と逆導電型の埋め込み拡散
層の上側に形成されるトランジスタなどの素子を、半導
体基板から分離する層（ポケット層）として作用する。
通常、このようなポケット層としての拡散層は、その上
に形成される埋め込み拡散層との耐圧を高くするため
に、埋め込み拡散層よりも低不純物濃度で、かつ、埋め
込み拡散層の底部に対して深く拡散させる必要がある。
この第１の発明においては、半導体基板中にこの半導体
基板の導電型と逆導電型の拡散層を形成し、この拡散層
に対応する部分における第１のエピタキシャル層中に拡
散層の導電型と逆導電型の埋め込み拡散層を形成するこ
とにより、拡散層の上部にこの拡散層と接続するように
して埋め込み拡散層が形成される。したがって、埋め込
み拡散層の底部からみた拡散層の深さは、半導体基板の
表面からみた拡散層の深さとほぼ等しい。言い換えれ
ば、従来に比べて半導体基板の表面からみた拡散層の深
さが小さくても、埋め込み拡散層の底部からみた拡散層
の深さは、従来と同程度にすることができ、その結果、
従来と同程度の耐圧を得ることができる。
基板の導電型と逆導電型の拡散層は、例えば、この拡散
層に対応する部分における第１のエピタキシャル層中に
形成された、拡散層の導電型と逆導電型の埋め込み拡散
層の上側に形成されるトランジスタなどの素子を、半導
体基板から分離する層（ポケット層）として作用する。
通常、このようなポケット層としての拡散層は、その上
に形成される埋め込み拡散層との耐圧を高くするため
に、埋め込み拡散層よりも低不純物濃度で、かつ、埋め
込み拡散層の底部に対して深く拡散させる必要がある。
この第１の発明においては、半導体基板中にこの半導体
基板の導電型と逆導電型の拡散層を形成し、この拡散層
に対応する部分における第１のエピタキシャル層中に拡
散層の導電型と逆導電型の埋め込み拡散層を形成するこ
とにより、拡散層の上部にこの拡散層と接続するように
して埋め込み拡散層が形成される。したがって、埋め込
み拡散層の底部からみた拡散層の深さは、半導体基板の
表面からみた拡散層の深さとほぼ等しい。言い換えれ
ば、従来に比べて半導体基板の表面からみた拡散層の深
さが小さくても、埋め込み拡散層の底部からみた拡散層
の深さは、従来と同程度にすることができ、その結果、
従来と同程度の耐圧を得ることができる。
【００３８】したがって、この第１の発明によれば、従
来のように高温、長時間の熱処理を行うことにより、半
導体基板中に拡散層を深く形成していた場合と同程度の
耐圧を得るために、従来と比べて、半導体基板中に拡散
層を深く形成する必要がないので、拡散層を形成するた
めの熱処理時間を短縮することができる。このため、素
子の耐圧を劣化させることなく、半導体装置の製造に要
する時間の短縮を図ることができる。
来のように高温、長時間の熱処理を行うことにより、半
導体基板中に拡散層を深く形成していた場合と同程度の
耐圧を得るために、従来と比べて、半導体基板中に拡散
層を深く形成する必要がないので、拡散層を形成するた
めの熱処理時間を短縮することができる。このため、素
子の耐圧を劣化させることなく、半導体装置の製造に要
する時間の短縮を図ることができる。
【００３９】また、この発明の第２の発明においては、
まず、半導体基板中にこの半導体基板の導電型と逆導電
型の拡散層を形成した後、この半導体基板上に第１のエ
ピタキシャル層を形成する。次に、拡散層に対応する部
分と異なる部分における第１のエピタキシャル層中に埋
め込み拡散層を形成する。この埋め込み拡散層は、例え
ば、拡散層の導電型と同一導電型とする。その後、第１
のエピタキシャル層上に第２のエピタキシャル層を形成
する。
まず、半導体基板中にこの半導体基板の導電型と逆導電
型の拡散層を形成した後、この半導体基板上に第１のエ
ピタキシャル層を形成する。次に、拡散層に対応する部
分と異なる部分における第１のエピタキシャル層中に埋
め込み拡散層を形成する。この埋め込み拡散層は、例え
ば、拡散層の導電型と同一導電型とする。その後、第１
のエピタキシャル層上に第２のエピタキシャル層を形成
する。
【００４０】ここで、半導体基板中に形成された半導体
基板の導電型と逆導電型の拡散層は、例えば、拡散層に
対応する部分と異なる部分における第１のエピタキシャ
ル層中に形成された埋め込み拡散層と同様に、トランジ
スタなどの素子の埋め込み拡散層として作用する。この
場合、第２のエピタキシャル層の表面からみて、半導体
基板中に形成される拡散層は、第１のエピタキシャル層
中に形成される埋め込み拡散層よりも深い位置に形成さ
れるため、半導体基板中に形成される拡散層の上側のエ
ピタキシャル層の厚さと、第１のエピタキシャル層中に
形成される埋め込み拡散層の上側のエピタキシャル層の
厚さとが互いに異なっている。このため、拡散層に対応
する部分に形成される素子と、埋め込み拡散層に対応す
る部分に形成される素子とでは、実効的なエピタキシャ
ル層の厚さが互いに異なるので、耐圧も互いに異なった
ものとなる。したがって、この第２の発明によれば、耐
圧の異なる素子を同一の半導体基板上に混載することが
できる。
基板の導電型と逆導電型の拡散層は、例えば、拡散層に
対応する部分と異なる部分における第１のエピタキシャ
ル層中に形成された埋め込み拡散層と同様に、トランジ
スタなどの素子の埋め込み拡散層として作用する。この
場合、第２のエピタキシャル層の表面からみて、半導体
基板中に形成される拡散層は、第１のエピタキシャル層
中に形成される埋め込み拡散層よりも深い位置に形成さ
れるため、半導体基板中に形成される拡散層の上側のエ
ピタキシャル層の厚さと、第１のエピタキシャル層中に
形成される埋め込み拡散層の上側のエピタキシャル層の
厚さとが互いに異なっている。このため、拡散層に対応
する部分に形成される素子と、埋め込み拡散層に対応す
る部分に形成される素子とでは、実効的なエピタキシャ
ル層の厚さが互いに異なるので、耐圧も互いに異なった
ものとなる。したがって、この第２の発明によれば、耐
圧の異なる素子を同一の半導体基板上に混載することが
できる。
【００４１】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００４２】まず、この発明の第１の実施形態による半
導体装置の製造方法について説明する。図１〜図８は、
この第１の実施形態による半導体装置の製造方法を示
す。この半導体装置は、高電圧および高電流を扱うもの
であり、例えば、ＣＲＴの動作制御などに用いられる。
ここでは、同一の半導体基板上に高耐圧の縦型ｎｐｎト
ランジスタおよび高耐圧の縦型ｐｎｐトランジスタを混
載する場合を例にとって説明する。この場合、縦型ｎｐ
ｎトランジスタおよび縦型ｐｎｐトランジスタは、例え
ば１００Ｖ以上の耐圧を有する。
導体装置の製造方法について説明する。図１〜図８は、
この第１の実施形態による半導体装置の製造方法を示
す。この半導体装置は、高電圧および高電流を扱うもの
であり、例えば、ＣＲＴの動作制御などに用いられる。
ここでは、同一の半導体基板上に高耐圧の縦型ｎｐｎト
ランジスタおよび高耐圧の縦型ｐｎｐトランジスタを混
載する場合を例にとって説明する。この場合、縦型ｎｐ
ｎトランジスタおよび縦型ｐｎｐトランジスタは、例え
ば１００Ｖ以上の耐圧を有する。
【００４３】この半導体装置の製造方法においては、ま
ず、図１に示すように、例えば、熱酸化法により、抵抗
率８〜１２Ωｃｍ程度のｐ型Ｓｉ基板のような半導体基
板１の表面を酸化することにより、この半導体基板１上
に厚さ５０〜１００ｎｍ程度のＳｉＯ2 膜２を形成した
後、このＳｉＯ2 膜２上にリソグラフィー法により所定
形状のレジストパターン３を形成する。ここで、このレ
ジストパターン３は、縦型ｎｐｎトランジスタの形成領
域を覆い、縦型ｐｎｐトランジスタの形成領域の所定部
分に開口部を有する。続いて、このレジストパターン３
をマスクとして、半導体基板１に、例えば、イオン注入
法によりＰのようなｎ型不純物を、例えば注入エネルギ
ー５０〜１００ｋｅＶ、ドーズ量５×１０12〜１×１０
13／ｃｍ2 の条件でドープする。この後、イオン注入マ
スクとして用いたレジストパターン３を除去する。
ず、図１に示すように、例えば、熱酸化法により、抵抗
率８〜１２Ωｃｍ程度のｐ型Ｓｉ基板のような半導体基
板１の表面を酸化することにより、この半導体基板１上
に厚さ５０〜１００ｎｍ程度のＳｉＯ2 膜２を形成した
後、このＳｉＯ2 膜２上にリソグラフィー法により所定
形状のレジストパターン３を形成する。ここで、このレ
ジストパターン３は、縦型ｎｐｎトランジスタの形成領
域を覆い、縦型ｐｎｐトランジスタの形成領域の所定部
分に開口部を有する。続いて、このレジストパターン３
をマスクとして、半導体基板１に、例えば、イオン注入
法によりＰのようなｎ型不純物を、例えば注入エネルギ
ー５０〜１００ｋｅＶ、ドーズ量５×１０12〜１×１０
13／ｃｍ2 の条件でドープする。この後、イオン注入マ
スクとして用いたレジストパターン３を除去する。
【００４４】次に、図２に示すように、例えば、窒素雰
囲気中で１２００℃の温度で２００〜５００分程度の熱
処理を行うことにより、注入不純物の電気的活性化を行
うとともに、注入不純物を半導体基板１中に拡散させ
る。これにより、半導体基板１中の所定部分にｎ型ポケ
ット層４が形成される。このｎ型ポケット層４は、この
領域に形成される縦型ｐｎｐトランジスタを、半導体基
板１と電気的に絶縁するためのものである。この場合、
ｎ型ポケット層４は、半導体基板１の表面からの深さ
が、例えば８μｍ程度となるように形成される。また、
このｎポケット層４の不純物濃度は、例えば１×１０16
／ｃｍ3 程度に選ばれる。この後、イオン注入による欠
陥を除去するために、半導体基板１の表面に酸化処理
（犠牲酸化）を施す。図２は、この酸化処理までを行っ
た様子を示す。
囲気中で１２００℃の温度で２００〜５００分程度の熱
処理を行うことにより、注入不純物の電気的活性化を行
うとともに、注入不純物を半導体基板１中に拡散させ
る。これにより、半導体基板１中の所定部分にｎ型ポケ
ット層４が形成される。このｎ型ポケット層４は、この
領域に形成される縦型ｐｎｐトランジスタを、半導体基
板１と電気的に絶縁するためのものである。この場合、
ｎ型ポケット層４は、半導体基板１の表面からの深さ
が、例えば８μｍ程度となるように形成される。また、
このｎポケット層４の不純物濃度は、例えば１×１０16
／ｃｍ3 程度に選ばれる。この後、イオン注入による欠
陥を除去するために、半導体基板１の表面に酸化処理
（犠牲酸化）を施す。図２は、この酸化処理までを行っ
た様子を示す。
【００４５】次に、図３に示すように、半導体基板１の
表面のＳｉＯ2 膜２を除去した後、原料としてＳｉＨ4
ガスを用いた常圧エピタキシャル成長法により、半導体
基板１上に第１のエピタキシャル層として、半導体基板
１と逆導電型のｎ型Ｓｉからなるｎ型エピタキシャル層
５を形成する。ここで、ｎ型エピタキシャル層５の厚さ
は、好ましくは５〜１０μｍ程度に選ばれる。また、こ
のｎ型エピタキシャル層５の不純物濃度は、好ましくは
５×１０14／ｃｍ3 〜１×１０16ｃｍ3 程度に選ばれ、
抵抗率は１〜１０Ωｃｍ程度に選ばれる。これは、後に
形成される縦型ｐｎｐトランジスタおよび縦型ｎｐｎト
ランジスタの耐圧を高くするためである。
表面のＳｉＯ2 膜２を除去した後、原料としてＳｉＨ4
ガスを用いた常圧エピタキシャル成長法により、半導体
基板１上に第１のエピタキシャル層として、半導体基板
１と逆導電型のｎ型Ｓｉからなるｎ型エピタキシャル層
５を形成する。ここで、ｎ型エピタキシャル層５の厚さ
は、好ましくは５〜１０μｍ程度に選ばれる。また、こ
のｎ型エピタキシャル層５の不純物濃度は、好ましくは
５×１０14／ｃｍ3 〜１×１０16ｃｍ3 程度に選ばれ、
抵抗率は１〜１０Ωｃｍ程度に選ばれる。これは、後に
形成される縦型ｐｎｐトランジスタおよび縦型ｎｐｎト
ランジスタの耐圧を高くするためである。
【００４６】次に、図４に示すように、例えば、熱酸化
法により、ｎ型エピタキシャル層５の表面を酸化するこ
とにより、このｎ型エピタキシャル層５上に厚さ１０〜
１００ｎｍ程度のＳｉＯ2 膜６を形成した後、このＳｉ
Ｏ2 膜６上に所定形状のレジストパターン７を形成す
る。このレジストパターン７は、縦型ｐｎｐトランジス
タ形成領域を覆い、縦型ｎｐｎトランジスタの形成領域
の所定部分に開口部を有する。続いて、このレジストパ
ターン７をマスクとして、ｎ型エピタキシャル層５中
に、例えば、イオン注入法によりＡｓのようなｎ型不純
物を、例えば注入エネルギー５０〜１５０ｋｅＶ、ドー
ズ量１×１０14〜１×１０16／ｃｍ2 の条件でドープす
る。この後、イオン注入のマスクとして用いたレジスト
パターン７を除去する。
法により、ｎ型エピタキシャル層５の表面を酸化するこ
とにより、このｎ型エピタキシャル層５上に厚さ１０〜
１００ｎｍ程度のＳｉＯ2 膜６を形成した後、このＳｉ
Ｏ2 膜６上に所定形状のレジストパターン７を形成す
る。このレジストパターン７は、縦型ｐｎｐトランジス
タ形成領域を覆い、縦型ｎｐｎトランジスタの形成領域
の所定部分に開口部を有する。続いて、このレジストパ
ターン７をマスクとして、ｎ型エピタキシャル層５中
に、例えば、イオン注入法によりＡｓのようなｎ型不純
物を、例えば注入エネルギー５０〜１５０ｋｅＶ、ドー
ズ量１×１０14〜１×１０16／ｃｍ2 の条件でドープす
る。この後、イオン注入のマスクとして用いたレジスト
パターン７を除去する。
【００４７】次に、図５に示すように、ｎ型エピタキシ
ャル層５上のＳｉＯ2 膜６上に、所定形状のレジストパ
ターン８を形成する。このレジストパターン８は、図４
に示す工程でｎ型不純物をドープした領域を覆い、縦型
ｐｎｐトランジスタ形成領域のｎ型ポケット層４に対応
する部分と、縦型ｐｎｐトランジスタおよび縦型ｎｐｎ
トランジスタの境界に対応する部分とに開口部を有す
る。続いて、このレジストパターン８をマスクとして、
ｎ型エピタキシャル層５中に、例えば、イオン注入法に
よりＢのようなｐ型不純物を、例えば注入エネルギー２
０〜８０ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃ
ｍ2 の条件でドープする。この後、イオン注入のマスク
として用いたレジストパターン８を除去する。
ャル層５上のＳｉＯ2 膜６上に、所定形状のレジストパ
ターン８を形成する。このレジストパターン８は、図４
に示す工程でｎ型不純物をドープした領域を覆い、縦型
ｐｎｐトランジスタ形成領域のｎ型ポケット層４に対応
する部分と、縦型ｐｎｐトランジスタおよび縦型ｎｐｎ
トランジスタの境界に対応する部分とに開口部を有す
る。続いて、このレジストパターン８をマスクとして、
ｎ型エピタキシャル層５中に、例えば、イオン注入法に
よりＢのようなｐ型不純物を、例えば注入エネルギー２
０〜８０ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃ
ｍ2 の条件でドープする。この後、イオン注入のマスク
として用いたレジストパターン８を除去する。
【００４８】次に、例えば窒素雰囲気中で、１２００℃
の温度で５０〜１００分程度の熱処理を行うことによ
り、注入不純物の電気的活性化を行う。これにより、図
６に示すように、ｎ型エピタキシャル層５中のｎ型不純
物をドープした部分に、縦型ｎｐｎトランジスタの埋め
込みコレクタ領域となるｎ+ 型埋め込み拡散層９が形成
され、一方、ｎ型エピタキシャル層５中のｐ型不純物を
ドープした部分のうち、ｎ型ポケット層４に対応する部
分に、縦型ｐｎｐトランジスタの埋め込みコレクタ領域
となるｐ+ 型埋め込み拡散層１０が形成されるととも
に、縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジ
スタの境界に対応する部分に、両者の素子分離のための
ｐ+ 型埋め込み拡散層１１が形成される。この後、上述
のイオン注入により生じた欠陥を除去するために、ｎ型
エピタキシャル層５の表面に酸化処理を施す。図６は、
この酸化処理までを行った様子を示す。
の温度で５０〜１００分程度の熱処理を行うことによ
り、注入不純物の電気的活性化を行う。これにより、図
６に示すように、ｎ型エピタキシャル層５中のｎ型不純
物をドープした部分に、縦型ｎｐｎトランジスタの埋め
込みコレクタ領域となるｎ+ 型埋め込み拡散層９が形成
され、一方、ｎ型エピタキシャル層５中のｐ型不純物を
ドープした部分のうち、ｎ型ポケット層４に対応する部
分に、縦型ｐｎｐトランジスタの埋め込みコレクタ領域
となるｐ+ 型埋め込み拡散層１０が形成されるととも
に、縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジ
スタの境界に対応する部分に、両者の素子分離のための
ｐ+ 型埋め込み拡散層１１が形成される。この後、上述
のイオン注入により生じた欠陥を除去するために、ｎ型
エピタキシャル層５の表面に酸化処理を施す。図６は、
この酸化処理までを行った様子を示す。
【００４９】次に、図７に示すように、ｎ型エピタキシ
ャル層５上のＳｉＯ2 膜６を除去した後、原料としてＳ
ｉＨ2 Ｃｌ2 ガスを用いた減圧エピタキシャル成長法に
より、ｎ型エピタキシャル層５上に、第２のエピタキシ
ャル層としてｎ型Ｓｉからなるｎ型エピタキシャル層１
２を形成する。ここで、ｎ型エピタキシャル層１２の厚
さは、好ましくはｎ型エピタキシャル層５の厚さよりも
大きく選ばれる。この場合、ｎ型エピタキシャル層１２
の厚さは、好ましくは１０〜２０μｍ程度に選ばれる。
また、このｎ型エピタキシャル層１２の不純物濃度、抵
抗率は、好ましくはｎ型エピタキシャル層５と同様な値
に選ばれる。なお、このｎ型エピタキシャル層１２の形
成時には、ｎ+ 型埋め込み拡散層９およびｐ+ 型埋め込
み拡散層１０，１１の不純物が、ｎ型エピタキシャル層
５の下層側に拡散し、ｐ+ 型埋め込み拡散層１０，１１
は、半導体基板１の上層にも形成される。その結果、ｎ
型エピタキシャル層５中に形成されたｐ+ 型埋め込み拡
散層１０は、半導体基板１中に形成されたｎ型ポケット
層４の上部に達する。また、このとき、ｎ+ 型埋め込み
拡散層９およびｐ+ 型埋め込み拡散層１０，１１の不純
物が、ｎ型エピタキシャル層１２の下層側に拡散するた
め、このｎ型エピタキシャル層１２に下層にも、ｎ+ 型
埋め込み拡散層９およびｐ+ 型埋め込み拡散層１０，１
１が形成される。
ャル層５上のＳｉＯ2 膜６を除去した後、原料としてＳ
ｉＨ2 Ｃｌ2 ガスを用いた減圧エピタキシャル成長法に
より、ｎ型エピタキシャル層５上に、第２のエピタキシ
ャル層としてｎ型Ｓｉからなるｎ型エピタキシャル層１
２を形成する。ここで、ｎ型エピタキシャル層１２の厚
さは、好ましくはｎ型エピタキシャル層５の厚さよりも
大きく選ばれる。この場合、ｎ型エピタキシャル層１２
の厚さは、好ましくは１０〜２０μｍ程度に選ばれる。
また、このｎ型エピタキシャル層１２の不純物濃度、抵
抗率は、好ましくはｎ型エピタキシャル層５と同様な値
に選ばれる。なお、このｎ型エピタキシャル層１２の形
成時には、ｎ+ 型埋め込み拡散層９およびｐ+ 型埋め込
み拡散層１０，１１の不純物が、ｎ型エピタキシャル層
５の下層側に拡散し、ｐ+ 型埋め込み拡散層１０，１１
は、半導体基板１の上層にも形成される。その結果、ｎ
型エピタキシャル層５中に形成されたｐ+ 型埋め込み拡
散層１０は、半導体基板１中に形成されたｎ型ポケット
層４の上部に達する。また、このとき、ｎ+ 型埋め込み
拡散層９およびｐ+ 型埋め込み拡散層１０，１１の不純
物が、ｎ型エピタキシャル層１２の下層側に拡散するた
め、このｎ型エピタキシャル層１２に下層にも、ｎ+ 型
埋め込み拡散層９およびｐ+ 型埋め込み拡散層１０，１
１が形成される。
【００５０】このように、ｎ型エピタキシャル層１２を
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、縦型ｐｎｐトランジスタ形成領域
に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎ
ｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを
形成する。図８は、最終的に形成される縦型ｐｎｐトラ
ンジスタおよび縦型ｎｐｎトランジスタの一例を示す。
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、縦型ｐｎｐトランジスタ形成領域
に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎ
ｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを
形成する。図８は、最終的に形成される縦型ｐｎｐトラ
ンジスタおよび縦型ｎｐｎトランジスタの一例を示す。
【００５１】図８に示すように、縦型ｎｐｎトランジス
タにおいては、半導体基板１上にｎ型エピタキシャル層
５が形成され、ｎ型エピタキシャル層５中に埋め込みコ
レクタ領域となるｎ+ 型埋め込み拡散層９が形成されて
いる。また、縦型ｎｐｎトランジスタ形成領域と縦型ｐ
ｎｐトランジスタ形成領域との境界部におけるｎ型エピ
タキシャル層５中には、ｐ型Ｓｉ基板１に達する素子分
離のためのｐ+ 型埋め込み拡散層１１が形成されてい
る。ｎ型エピタキシャル層５上には、ｎ型エピタキシャ
ル層１２が形成されている。ｐ+ 型埋め込み拡散層１１
に対応する部分におけるｎ型エピタキシャル層１２中に
は、ｐ+ 型埋め込み拡散層１１に達するｐ+ 型素子分離
拡散層２０が形成され、これによって、縦型ｎｐｎトラ
ンジスタと縦型ｐｎｐトランジスタとの素子分離が行わ
れている。
タにおいては、半導体基板１上にｎ型エピタキシャル層
５が形成され、ｎ型エピタキシャル層５中に埋め込みコ
レクタ領域となるｎ+ 型埋め込み拡散層９が形成されて
いる。また、縦型ｎｐｎトランジスタ形成領域と縦型ｐ
ｎｐトランジスタ形成領域との境界部におけるｎ型エピ
タキシャル層５中には、ｐ型Ｓｉ基板１に達する素子分
離のためのｐ+ 型埋め込み拡散層１１が形成されてい
る。ｎ型エピタキシャル層５上には、ｎ型エピタキシャ
ル層１２が形成されている。ｐ+ 型埋め込み拡散層１１
に対応する部分におけるｎ型エピタキシャル層１２中に
は、ｐ+ 型埋め込み拡散層１１に達するｐ+ 型素子分離
拡散層２０が形成され、これによって、縦型ｎｐｎトラ
ンジスタと縦型ｐｎｐトランジスタとの素子分離が行わ
れている。
【００５２】ｎ型エピタキシャル層１２には、厚さ１μ
ｍ程度のフィールド酸化膜２１が選択的に形成され、素
子分離が行われている。符号２２は、ＳｉＯ2 膜などか
らなる絶縁膜を示す。この絶縁膜２２は、所定部分に開
口部を有している。
ｍ程度のフィールド酸化膜２１が選択的に形成され、素
子分離が行われている。符号２２は、ＳｉＯ2 膜などか
らなる絶縁膜を示す。この絶縁膜２２は、所定部分に開
口部を有している。
【００５３】フィールド酸化膜２１で覆われていない活
性領域におけるｎ型エピタキシャル層１２の所定部分に
は、ｐ型ベース領域２３が形成され、さらに、このｐ型
ベース領域２３と接続するｐ+ 型グラフトベース領域２
４が形成されている。この場合、ｐ+ 型グラフトベース
領域２４は、フィールド酸化膜２１の下部にも形成され
ている。このｐ+ 型グラフトベース領域２４は、例えば
イオン注入法によりｎ型エピタキシャル層１２中に選択
的にＢのようなｐ型不純物をドープすることにより形成
され、このｐ+ 型グラフトベース領域２４の深さは、例
えば３μｍ程度に選ばれる。ｐ型ベース領域２３の上層
部にはｎ+ 型エミッタ領域２５が形成されている。ま
た、ｐ+ 型グラフトベース領域２４から所定の距離だけ
離れた所定位置におけるｎ型エピタキシャル層１２中に
は、ｎ+ 型埋め込み拡散層９に達するｎ+ 型プラグ層２
６が形成されている。このｎ+ 型プラグ層２６の上層部
には、ｎ+ 型コレクタ取り出し拡散層２７が形成されて
いる。
性領域におけるｎ型エピタキシャル層１２の所定部分に
は、ｐ型ベース領域２３が形成され、さらに、このｐ型
ベース領域２３と接続するｐ+ 型グラフトベース領域２
４が形成されている。この場合、ｐ+ 型グラフトベース
領域２４は、フィールド酸化膜２１の下部にも形成され
ている。このｐ+ 型グラフトベース領域２４は、例えば
イオン注入法によりｎ型エピタキシャル層１２中に選択
的にＢのようなｐ型不純物をドープすることにより形成
され、このｐ+ 型グラフトベース領域２４の深さは、例
えば３μｍ程度に選ばれる。ｐ型ベース領域２３の上層
部にはｎ+ 型エミッタ領域２５が形成されている。ま
た、ｐ+ 型グラフトベース領域２４から所定の距離だけ
離れた所定位置におけるｎ型エピタキシャル層１２中に
は、ｎ+ 型埋め込み拡散層９に達するｎ+ 型プラグ層２
６が形成されている。このｎ+ 型プラグ層２６の上層部
には、ｎ+ 型コレクタ取り出し拡散層２７が形成されて
いる。
【００５４】ｐ+ 型グラフトベース領域２４上には、絶
縁膜２２に形成された開口部を通して例えばｐ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるベース電
極２８が接続され、ｎ+ 型エミッタ領域２５上には、絶
縁膜２２に形成された開口部を通して例えばｎ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ
電極２９が接続され、ｎ+ 型コレクタ取り出し拡散層２
７上には、例えばｎ型不純物が高濃度にドープされた多
結晶Ｓｉ膜からなるコレクタ電極３０が接続されてい
る。ここで、ベース電極２８、エミッタ電極２９および
コレクタ電極３０の厚さは、例えば０．４μｍ程度に選
ばれる。
縁膜２２に形成された開口部を通して例えばｐ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるベース電
極２８が接続され、ｎ+ 型エミッタ領域２５上には、絶
縁膜２２に形成された開口部を通して例えばｎ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ
電極２９が接続され、ｎ+ 型コレクタ取り出し拡散層２
７上には、例えばｎ型不純物が高濃度にドープされた多
結晶Ｓｉ膜からなるコレクタ電極３０が接続されてい
る。ここで、ベース電極２８、エミッタ電極２９および
コレクタ電極３０の厚さは、例えば０．４μｍ程度に選
ばれる。
【００５５】フィールド酸化膜２１、絶縁膜２２、ベー
ス電極２８、エミッタ電極２９およびコレクタ電極３０
上には、例えば厚さ０．３５μｍ程度のＳｉＯ2 膜から
なる層間絶縁膜３１が形成されている。この層間絶縁膜
３１には、ベース電極２８、エミッタ電極２９およびコ
レクタ電極３０に対応する部分に、それぞれ、開口部３
２〜３４が形成されている。層間絶縁膜３１上には、開
口部３２〜３４の部分で密着層３５を介して、ベース電
極２８、エミッタ電極２９およびコレクタ電極３０と接
続するベース電極配線３６、エミッタ電極配線３７およ
びコレクタ電極配線３８が、それぞれ形成されている。
ここで、密着層３５は、例えば、厚さ３０ｎｍ程度のＴ
ｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎ
ｍ程度のＴｉ膜とが順次積層された多層膜からなる。ま
た、ベース電極配線３６、エミッタ電極配線３７および
コレクタ電極配線３８は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
ス電極２８、エミッタ電極２９およびコレクタ電極３０
上には、例えば厚さ０．３５μｍ程度のＳｉＯ2 膜から
なる層間絶縁膜３１が形成されている。この層間絶縁膜
３１には、ベース電極２８、エミッタ電極２９およびコ
レクタ電極３０に対応する部分に、それぞれ、開口部３
２〜３４が形成されている。層間絶縁膜３１上には、開
口部３２〜３４の部分で密着層３５を介して、ベース電
極２８、エミッタ電極２９およびコレクタ電極３０と接
続するベース電極配線３６、エミッタ電極配線３７およ
びコレクタ電極配線３８が、それぞれ形成されている。
ここで、密着層３５は、例えば、厚さ３０ｎｍ程度のＴ
ｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎ
ｍ程度のＴｉ膜とが順次積層された多層膜からなる。ま
た、ベース電極配線３６、エミッタ電極配線３７および
コレクタ電極配線３８は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
【００５６】層間絶縁膜３２、ベース電極配線３６、エ
ミッタ電極配線３７およびコレクタ電極配線３８上の全
面には、例えば厚さ０．８μｍ程度のＳｉＯ2 膜からな
る層間絶縁膜３９が形成され、この層間絶縁膜３９上に
は、例えば厚さ０．８μｍ程度のＳｉＮ膜からなるパッ
シベーション膜４０が形成されている。
ミッタ電極配線３７およびコレクタ電極配線３８上の全
面には、例えば厚さ０．８μｍ程度のＳｉＯ2 膜からな
る層間絶縁膜３９が形成され、この層間絶縁膜３９上に
は、例えば厚さ０．８μｍ程度のＳｉＮ膜からなるパッ
シベーション膜４０が形成されている。
【００５７】一方、縦型ｐｎｐトランジスタにおいて
は、半導体基板１中にｎ型ポケット層４が形成され、半
導体基板１上にｎ型エピタキシャル層５が形成されてい
る。ｎ型ポケット層４に対応する部分におけるｎ型エピ
タキシャル層５中には、埋め込みコレクタ領域となるｐ
+ 型埋め込み拡散層１０がｎ型ポケット層４の上部に達
するようにして形成されている。ｎ型エピタキシャル層
５上には、ｎ型エピタキシャル層１２が形成されてい
る。ｐ+ 型埋め込み拡散層１０に対応する部分における
ｎ型エピタキシャル層１２中には、ｐ+ 型埋め込み拡散
層１０に達するｐ-型ウエル層４１が形成されている。
この縦型ｐｎｐトランジスタは、ｐ- 型ウエル層４１に
対応する部分に形成されている。
は、半導体基板１中にｎ型ポケット層４が形成され、半
導体基板１上にｎ型エピタキシャル層５が形成されてい
る。ｎ型ポケット層４に対応する部分におけるｎ型エピ
タキシャル層５中には、埋め込みコレクタ領域となるｐ
+ 型埋め込み拡散層１０がｎ型ポケット層４の上部に達
するようにして形成されている。ｎ型エピタキシャル層
５上には、ｎ型エピタキシャル層１２が形成されてい
る。ｐ+ 型埋め込み拡散層１０に対応する部分における
ｎ型エピタキシャル層１２中には、ｐ+ 型埋め込み拡散
層１０に達するｐ-型ウエル層４１が形成されている。
この縦型ｐｎｐトランジスタは、ｐ- 型ウエル層４１に
対応する部分に形成されている。
【００５８】ｎ型エピタキシャル層１２には、フィール
ド酸化膜２１が選択的に形成され、素子分離が行われて
いる。
ド酸化膜２１が選択的に形成され、素子分離が行われて
いる。
【００５９】フィールド酸化膜２１で覆われていない活
性領域におけるｎ型エピタキシャル層１２の所定部分に
は、ｎ型ベース領域４２が形成され、さらに、このｎ型
ベース領域４２と接続するｎ+ 型グラフトベース領域４
３が形成されている。この場合、ｎ+ 型グラフトベース
領域４３は、フィールド酸化膜２１の下部にも形成され
ている。このｎ+ 型グラフトベース領域４３は、例えば
イオン注入法によりｎ型エピタキシャル層１２中に選択
的にＰのようなｎ型不純物をドープすることにより形成
され、このｎ+ 型グラフトベース領域４３の深さは、例
えば３μｍ程度に選ばれる。ｎ型ベース領域４２の上層
部にはｐ+ 型エミッタ領域４４が形成されている。ま
た、ｎ+ 型グラフトベース領域４３から所定の距離だけ
離れた所定位置におけるｎ型エピタキシャル層１２中に
は、ｐ+ 型埋め込み拡散層１０に達するｐ+ 型プラグ層
４５が形成されている。このｐ+ 型プラグ層４５の上層
部には、ｐ+ 型コレクタ取り出し拡散層４６が形成され
ている。符号４７は、ｐ+ 型素子分離拡散層を示す。こ
のｐ+ 型素子分離拡散層４７は、ｐ- 型ウエル層４１中
に形成され、ｐ+ 型埋め込み拡散層１０に達する深さを
有する。
性領域におけるｎ型エピタキシャル層１２の所定部分に
は、ｎ型ベース領域４２が形成され、さらに、このｎ型
ベース領域４２と接続するｎ+ 型グラフトベース領域４
３が形成されている。この場合、ｎ+ 型グラフトベース
領域４３は、フィールド酸化膜２１の下部にも形成され
ている。このｎ+ 型グラフトベース領域４３は、例えば
イオン注入法によりｎ型エピタキシャル層１２中に選択
的にＰのようなｎ型不純物をドープすることにより形成
され、このｎ+ 型グラフトベース領域４３の深さは、例
えば３μｍ程度に選ばれる。ｎ型ベース領域４２の上層
部にはｐ+ 型エミッタ領域４４が形成されている。ま
た、ｎ+ 型グラフトベース領域４３から所定の距離だけ
離れた所定位置におけるｎ型エピタキシャル層１２中に
は、ｐ+ 型埋め込み拡散層１０に達するｐ+ 型プラグ層
４５が形成されている。このｐ+ 型プラグ層４５の上層
部には、ｐ+ 型コレクタ取り出し拡散層４６が形成され
ている。符号４７は、ｐ+ 型素子分離拡散層を示す。こ
のｐ+ 型素子分離拡散層４７は、ｐ- 型ウエル層４１中
に形成され、ｐ+ 型埋め込み拡散層１０に達する深さを
有する。
【００６０】ｎ+ 型グラフトベース領域４３上には、絶
縁膜２２に形成された開口部を通して例えばｎ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるベース電
極４８が接続され、ｐ+ 型エミッタ領域４４上には、絶
縁膜２２に形成された開口部を通して例えばｐ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ
電極４９が接続され、ｐ+ 型コレクタ取り出し拡散層４
６上には、例えばｐ型不純物が高濃度にドープされた多
結晶Ｓｉ膜からなるコレクタ電極５０が接続されてい
る。ここで、ベース電極４８、エミッタ電極４９および
コレクタ電極５０の厚さは、例えば０．４μｍ程度に選
ばれる。
縁膜２２に形成された開口部を通して例えばｎ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるベース電
極４８が接続され、ｐ+ 型エミッタ領域４４上には、絶
縁膜２２に形成された開口部を通して例えばｐ型不純物
が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ
電極４９が接続され、ｐ+ 型コレクタ取り出し拡散層４
６上には、例えばｐ型不純物が高濃度にドープされた多
結晶Ｓｉ膜からなるコレクタ電極５０が接続されてい
る。ここで、ベース電極４８、エミッタ電極４９および
コレクタ電極５０の厚さは、例えば０．４μｍ程度に選
ばれる。
【００６１】フィールド酸化膜２１、絶縁膜２２、ベー
ス電極４８、エミッタ電極４９およびコレクタ電極５０
上には層間絶縁膜３１が形成され、この層間絶縁膜３１
には、ベース電極４８、エミッタ電極４９およびコレク
タ電極５０に対応する部分に、それぞれ、開口部５１〜
５３が形成されている。層間絶縁膜３１上には、開口部
５１〜５３の部分で密着層３５を介して、ベース電極４
８、エミッタ電極４９およびコレクタ電極５０と接続す
るベース電極配線５４、エミッタ電極配線５５およびコ
レクタ電極配線５６が、それぞれ形成されている。ここ
で、ベース電極配線５４、エミッタ電極配線５５および
コレクタ電極配線５６は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
ス電極４８、エミッタ電極４９およびコレクタ電極５０
上には層間絶縁膜３１が形成され、この層間絶縁膜３１
には、ベース電極４８、エミッタ電極４９およびコレク
タ電極５０に対応する部分に、それぞれ、開口部５１〜
５３が形成されている。層間絶縁膜３１上には、開口部
５１〜５３の部分で密着層３５を介して、ベース電極４
８、エミッタ電極４９およびコレクタ電極５０と接続す
るベース電極配線５４、エミッタ電極配線５５およびコ
レクタ電極配線５６が、それぞれ形成されている。ここ
で、ベース電極配線５４、エミッタ電極配線５５および
コレクタ電極配線５６は、例えば厚さ１２００ｎｍ程度
のＡｌ膜またはＡｌ合金膜からなる。
【００６２】層間絶縁膜３２、ベース電極配線５４、エ
ミッタ電極配線５５およびコレクタ電極配線５６上の全
面には、ＳｉＯ2 膜からなる層間絶縁膜３９とＳｉＮ膜
からなるパッシベーション膜４０とが順次積層されてい
る。
ミッタ電極配線５５およびコレクタ電極配線５６上の全
面には、ＳｉＯ2 膜からなる層間絶縁膜３９とＳｉＮ膜
からなるパッシベーション膜４０とが順次積層されてい
る。
【００６３】上述のように構成されたこの半導体装置の
製造方法によれば、半導体基板１中にｎ型ポケット層４
を形成した後、この半導体基板１上にｎ型エピタキシャ
ル層５を形成し、ｎ型ポケット層４に対応する部分にお
けるｎ型エピタキシャル層５中にｐ+ 型埋め込み拡散層
１０を形成するようにしているので、ｐ+ 型埋め込み拡
散層１０が、ｎ型ポケット層４の上側に、このｎ型ポケ
ット層４の上部と接続されるようにして形成され、擬似
的にｎ型ポケット層４を半導体基板１中に深く形成した
のと同様な効果を得ることができる。
製造方法によれば、半導体基板１中にｎ型ポケット層４
を形成した後、この半導体基板１上にｎ型エピタキシャ
ル層５を形成し、ｎ型ポケット層４に対応する部分にお
けるｎ型エピタキシャル層５中にｐ+ 型埋め込み拡散層
１０を形成するようにしているので、ｐ+ 型埋め込み拡
散層１０が、ｎ型ポケット層４の上側に、このｎ型ポケ
ット層４の上部と接続されるようにして形成され、擬似
的にｎ型ポケット層４を半導体基板１中に深く形成した
のと同様な効果を得ることができる。
【００６４】例えば、ｎ型ポケット層４の不純物濃度を
１×１０16／ｃｍ3 として、耐圧を１００Ｖ程度とする
場合は、ｐ+ 型埋め込み拡散層１０の底部からみたｎ型
ポケット層４の深さが、８μｍ程度必要となるが、この
半導体装置の場合、ｐ+ 型埋め込み拡散層１０の底部か
らみたｎ型ポケット層４の深さが、半導体基板１の表面
からみたｎ型ポケット層４の深さとほぼ等しくなるた
め、従来のようにｎ型ポケット層４を半導体基板１中に
深く拡散させなくて済む。言い換えれば、従来と同程度
の耐圧を得るのであれば、半導体基板１の表面からみた
ｎ型ポケット層４の深さは、従来よりも小さくてよい。
したがって、従来は、１２００℃の高温で５０００分の
長時間の熱処理を行って半導体基板１０１中にｎ型ポケ
ット層１０４を深く形成していたのに対して、この半導
体装置の製造方法によれば、ｎ型ポケット層４を形成す
るための熱処理時間を従来の１／１０以下にまで短縮す
ることが可能である。また、ｎ型ポケット層４を形成す
るための熱処理時間が短縮されることから、従来のよう
に、熱処理装置の処理能力が低下するという問題や、メ
ンテナンスの頻度が高くなるという問題もなくなる。
１×１０16／ｃｍ3 として、耐圧を１００Ｖ程度とする
場合は、ｐ+ 型埋め込み拡散層１０の底部からみたｎ型
ポケット層４の深さが、８μｍ程度必要となるが、この
半導体装置の場合、ｐ+ 型埋め込み拡散層１０の底部か
らみたｎ型ポケット層４の深さが、半導体基板１の表面
からみたｎ型ポケット層４の深さとほぼ等しくなるた
め、従来のようにｎ型ポケット層４を半導体基板１中に
深く拡散させなくて済む。言い換えれば、従来と同程度
の耐圧を得るのであれば、半導体基板１の表面からみた
ｎ型ポケット層４の深さは、従来よりも小さくてよい。
したがって、従来は、１２００℃の高温で５０００分の
長時間の熱処理を行って半導体基板１０１中にｎ型ポケ
ット層１０４を深く形成していたのに対して、この半導
体装置の製造方法によれば、ｎ型ポケット層４を形成す
るための熱処理時間を従来の１／１０以下にまで短縮す
ることが可能である。また、ｎ型ポケット層４を形成す
るための熱処理時間が短縮されることから、従来のよう
に、熱処理装置の処理能力が低下するという問題や、メ
ンテナンスの頻度が高くなるという問題もなくなる。
【００６５】以上のように、この半導体装置の製造方法
によれば、半導体基板１中にｎ型ポケット層４を形成し
た後、この半導体基板１上にｎ型エピタキシャル層５を
形成し、ｎ型ポケット層４に対応する部分におけるｎ型
エピタキシャル層５中にｐ+型埋め込み拡散層１０を形
成するようにしているので、耐圧を劣化させることな
く、半導体装置の製造に要する時間の短縮を図ることが
できる。
によれば、半導体基板１中にｎ型ポケット層４を形成し
た後、この半導体基板１上にｎ型エピタキシャル層５を
形成し、ｎ型ポケット層４に対応する部分におけるｎ型
エピタキシャル層５中にｐ+型埋め込み拡散層１０を形
成するようにしているので、耐圧を劣化させることな
く、半導体装置の製造に要する時間の短縮を図ることが
できる。
【００６６】また、この半導体装置の製造方法によれ
ば、一層目のｎ型エピタキシャル層５を、原料として安
価なＳｉＨ4 ガスを用いた常圧エピタキシャル成長法に
より形成することにより、コストの上昇を抑えることが
可能である。さらに、二層目のｎ型エピタキシャル層１
２を、原料としてＳｉＨ2 Ｃｌ2 ガスを用いた減圧エピ
タキシャル成長法により形成することにより、半導体基
板１上に形成されたアライメントマーク（図示せず）
を、パターン歪みを小さく抑えてｎ型エピタキシャル層
１２の表面に転写させることが可能となり、これによっ
て、ｎ型エピタキシャル層１２の形成後に行われるリソ
グラフィー工程において、露光時のアライメントを精度
良く、容易に行うこと可能である。
ば、一層目のｎ型エピタキシャル層５を、原料として安
価なＳｉＨ4 ガスを用いた常圧エピタキシャル成長法に
より形成することにより、コストの上昇を抑えることが
可能である。さらに、二層目のｎ型エピタキシャル層１
２を、原料としてＳｉＨ2 Ｃｌ2 ガスを用いた減圧エピ
タキシャル成長法により形成することにより、半導体基
板１上に形成されたアライメントマーク（図示せず）
を、パターン歪みを小さく抑えてｎ型エピタキシャル層
１２の表面に転写させることが可能となり、これによっ
て、ｎ型エピタキシャル層１２の形成後に行われるリソ
グラフィー工程において、露光時のアライメントを精度
良く、容易に行うこと可能である。
【００６７】次に、この発明の第２の実施形態による半
導体装置の製造方法について説明する。図９〜図１３
は、この第２の実施形態による半導体装置の製造方法を
示す。この半導体装置も、高電圧および高電流を扱うも
のである。ここでは、同一の半導体基板上に、互いに耐
圧の異なる第１の縦型ｎｐｎトランジスタおよび第２の
縦型ｎｐｎトランジスタを混載する場合を例に説明す
る。なお、この場合、第１の縦型ｎｐｎトランジスタ形
成領域は、第１の実施形態における縦型ｐｎｐトランジ
スタ形成領域に対応し、第２の縦型ｎｐｎトランジスタ
形成領域は、第１の実施形態における縦型ｎｐｎトラン
ジスタ形成領域に対応する。また、この場合、第１の縦
型ｎｐｎトランジスタの方が、第２の縦型ｎｐｎトラン
ジスタよりも高い耐圧を有するものとする。
導体装置の製造方法について説明する。図９〜図１３
は、この第２の実施形態による半導体装置の製造方法を
示す。この半導体装置も、高電圧および高電流を扱うも
のである。ここでは、同一の半導体基板上に、互いに耐
圧の異なる第１の縦型ｎｐｎトランジスタおよび第２の
縦型ｎｐｎトランジスタを混載する場合を例に説明す
る。なお、この場合、第１の縦型ｎｐｎトランジスタ形
成領域は、第１の実施形態における縦型ｐｎｐトランジ
スタ形成領域に対応し、第２の縦型ｎｐｎトランジスタ
形成領域は、第１の実施形態における縦型ｎｐｎトラン
ジスタ形成領域に対応する。また、この場合、第１の縦
型ｎｐｎトランジスタの方が、第２の縦型ｎｐｎトラン
ジスタよりも高い耐圧を有するものとする。
【００６８】この半導体装置の製造方法においては、第
１の実施形態による半導体装置の製造方法における図１
〜図３に示す工程と同様にして、半導体基板１上にＳｉ
Ｏ2膜２を形成し、半導体基板１中にＰのようなｎ型不
純物を選択的にドープした後、注入不純物の電気的活性
化と注入不純物の拡散とを目的とした熱処理を行うこと
により、第１の縦型ｎｐｎトランジスタ形成領域におけ
る半導体基板１中の所定部分にｎ型ポケット層４を形成
し、イオン注入による欠陥を除去するための酸化処理を
行った後、半導体基板１上のＳｉＯ2 膜２を除去し、半
導体基板１上に、原料としてＳｉＨ4 ガスを用いた常圧
エピタキシャル成長法によりｎ型エピタキシャル層５を
形成する。ここで、半導体基板１中に形成されるｎ型ポ
ケット層４は、このｎ型ポケット層４の上側に形成され
る第１の縦型ｎｐｎトランジスタの埋め込みコレクタ領
域となる。この場合、半導体基板１中にｎ型ポケット層
４を形成する際の熱処理時間は、第１の実施形態の場合
よりも少なくすることができる。
１の実施形態による半導体装置の製造方法における図１
〜図３に示す工程と同様にして、半導体基板１上にＳｉ
Ｏ2膜２を形成し、半導体基板１中にＰのようなｎ型不
純物を選択的にドープした後、注入不純物の電気的活性
化と注入不純物の拡散とを目的とした熱処理を行うこと
により、第１の縦型ｎｐｎトランジスタ形成領域におけ
る半導体基板１中の所定部分にｎ型ポケット層４を形成
し、イオン注入による欠陥を除去するための酸化処理を
行った後、半導体基板１上のＳｉＯ2 膜２を除去し、半
導体基板１上に、原料としてＳｉＨ4 ガスを用いた常圧
エピタキシャル成長法によりｎ型エピタキシャル層５を
形成する。ここで、半導体基板１中に形成されるｎ型ポ
ケット層４は、このｎ型ポケット層４の上側に形成され
る第１の縦型ｎｐｎトランジスタの埋め込みコレクタ領
域となる。この場合、半導体基板１中にｎ型ポケット層
４を形成する際の熱処理時間は、第１の実施形態の場合
よりも少なくすることができる。
【００６９】次に、第１の実施形態の場合と同様にし
て、図９に示すように、ｎ型エピタキシャル層５上にＳ
ｉＯ2 膜６を形成した後、このＳｉＯ2 膜６上に所定形
状のレジストパターン７を形成する。このレジストパタ
ーン７は、第１の縦型ｎｐｎトランジスタ形成領域を覆
い、第２の縦型ｎｐｎトランジスタ形成領域の所定部
分、したがって、ｎ型ポケット層４に対応する部分と異
なる部分に開口部を有する。続いて、このレジストパタ
ーン７をマスクとして、例えば、第１の実施形態の場合
と同様に、ｎ型エピタキシャル層５中に、イオン注入法
により選択的にＡｓのようなｎ型不純物をドープする。
て、図９に示すように、ｎ型エピタキシャル層５上にＳ
ｉＯ2 膜６を形成した後、このＳｉＯ2 膜６上に所定形
状のレジストパターン７を形成する。このレジストパタ
ーン７は、第１の縦型ｎｐｎトランジスタ形成領域を覆
い、第２の縦型ｎｐｎトランジスタ形成領域の所定部
分、したがって、ｎ型ポケット層４に対応する部分と異
なる部分に開口部を有する。続いて、このレジストパタ
ーン７をマスクとして、例えば、第１の実施形態の場合
と同様に、ｎ型エピタキシャル層５中に、イオン注入法
により選択的にＡｓのようなｎ型不純物をドープする。
【００７０】この後、図１０に示すように、ｎ型エピタ
キシャル層５上のＳｉＯ2 膜６上に、所定形状のレジス
トパターン６１を形成する。このレジストパターン６１
は、第１の縦型ｎｐｎトランジスタ形成領域および第２
の縦型ｎｐｎトランジスタ形成領域の境界に対応する部
分に開口部を有する。続いて、このレジストパターン６
１をマスクとして、例えば、イオン注入法によりＢのよ
うなｐ型不純物を、例えば注入エネルギー２０〜８０ｋ
ｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2 の条件
でドープする。この後、イオン注入のマスクとして用い
たレジストパターン６１を除去する。
キシャル層５上のＳｉＯ2 膜６上に、所定形状のレジス
トパターン６１を形成する。このレジストパターン６１
は、第１の縦型ｎｐｎトランジスタ形成領域および第２
の縦型ｎｐｎトランジスタ形成領域の境界に対応する部
分に開口部を有する。続いて、このレジストパターン６
１をマスクとして、例えば、イオン注入法によりＢのよ
うなｐ型不純物を、例えば注入エネルギー２０〜８０ｋ
ｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2 の条件
でドープする。この後、イオン注入のマスクとして用い
たレジストパターン６１を除去する。
【００７１】この後、例えば、第１の実施形態の場合と
同様にして、窒素雰囲気中で熱処理を行って、注入不純
物の電気的活性化を行うことにより、図１１に示すよう
に、ｎ型エピタキシャル層５中のｎ型不純物がイオン注
入された部分に、第２の縦型ｎｐｎトランジスタの埋め
込みコレクタ領域となるｎ+ 型埋め込み拡散層９が形成
され、一方、ｎ型エピタキシャル層５中のｐ型不純物が
注入された部分に、第１の縦型ｎｐｎトランジスタと第
２の縦型ｎｐｎトランジスタとの素子分離を行うｐ+ 型
埋め込み拡散層１１が形成される。この後、上述のイオ
ン注入により生じた欠陥を除去するために、ｎ型エピタ
キシャル層５の表面に酸化処理を施す。図１１は、この
酸化処理までを行った様子を示す。
同様にして、窒素雰囲気中で熱処理を行って、注入不純
物の電気的活性化を行うことにより、図１１に示すよう
に、ｎ型エピタキシャル層５中のｎ型不純物がイオン注
入された部分に、第２の縦型ｎｐｎトランジスタの埋め
込みコレクタ領域となるｎ+ 型埋め込み拡散層９が形成
され、一方、ｎ型エピタキシャル層５中のｐ型不純物が
注入された部分に、第１の縦型ｎｐｎトランジスタと第
２の縦型ｎｐｎトランジスタとの素子分離を行うｐ+ 型
埋め込み拡散層１１が形成される。この後、上述のイオ
ン注入により生じた欠陥を除去するために、ｎ型エピタ
キシャル層５の表面に酸化処理を施す。図１１は、この
酸化処理までを行った様子を示す。
【００７２】次に、第１の実施形態の場合と同様に、図
１２に示すように、ｎ型エピタキシャル層５上のＳｉＯ
2 膜６を除去した後、原料としてＳｉＨ2 Ｃｌ2 ガスを
用いた減圧エピタキシャル成長法により、ｎ型エピタキ
シャル層５上に、第２のエピタキシャル層としてｎ型エ
ピタキシャル層１２を形成する。なお、このｎ型エピタ
キシャル層１２の形成時には、ｎ+ 型埋め込み拡散層９
およびｐ+ 型埋め込み拡散層１１の不純物が、ｎ型エピ
タキシャル層５の下層側に拡散し、ｐ+ 型埋め込み拡散
層１１は、半導体基板１の上層にも形成される。また、
このとき、ｎ+型埋め込み拡散層９およびｐ+ 型埋め込
み拡散層１１の不純物が、ｎ型エピタキシャル層１２の
下層側に拡散するため、このｎ型エピタキシャル層１２
に下層にも、ｎ+ 型埋め込み拡散層９およびｐ+ 型埋め
込み拡散層１１が形成される。
１２に示すように、ｎ型エピタキシャル層５上のＳｉＯ
2 膜６を除去した後、原料としてＳｉＨ2 Ｃｌ2 ガスを
用いた減圧エピタキシャル成長法により、ｎ型エピタキ
シャル層５上に、第２のエピタキシャル層としてｎ型エ
ピタキシャル層１２を形成する。なお、このｎ型エピタ
キシャル層１２の形成時には、ｎ+ 型埋め込み拡散層９
およびｐ+ 型埋め込み拡散層１１の不純物が、ｎ型エピ
タキシャル層５の下層側に拡散し、ｐ+ 型埋め込み拡散
層１１は、半導体基板１の上層にも形成される。また、
このとき、ｎ+型埋め込み拡散層９およびｐ+ 型埋め込
み拡散層１１の不純物が、ｎ型エピタキシャル層１２の
下層側に拡散するため、このｎ型エピタキシャル層１２
に下層にも、ｎ+ 型埋め込み拡散層９およびｐ+ 型埋め
込み拡散層１１が形成される。
【００７３】このように、ｎ型エピタキシャル層１２を
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、第１の縦型ｎｐｎトランジスタ形
成領域に第１の縦型ｎｐｎトランジスタを形成するとと
もに、第２の縦型ｎｐｎトランジスタ形成領域に第２の
縦型ｎｐｎトランジスタを形成する。図１３は、最終的
に形成される第１の縦型ｎｐｎトランジスタおよび第２
の縦型ｎｐｎトランジスタの一例を示す。
形成した後、通常のバイポーラトランジスタの製造プロ
セスの手順に従って、第１の縦型ｎｐｎトランジスタ形
成領域に第１の縦型ｎｐｎトランジスタを形成するとと
もに、第２の縦型ｎｐｎトランジスタ形成領域に第２の
縦型ｎｐｎトランジスタを形成する。図１３は、最終的
に形成される第１の縦型ｎｐｎトランジスタおよび第２
の縦型ｎｐｎトランジスタの一例を示す。
【００７４】この場合、図１３に示すように、第１の縦
型ｎｐｎトランジスタは、半導体基板１中に埋め込みコ
レクタ領域となるｎ型ポケット層４が形成され、このｎ
型ポケット層４に対応する部分におけるｎ型エピタキシ
ャル層５中には、ｎ型ポケット層４に達するｎ+ 型埋め
込み拡散層７１が形成され、このｎ+ 型埋め込み拡散層
７１に対応する部分におけるｎ型エピタキシャル層１２
中に、ｎ+ 型埋め込み拡散層７１に達するｎ+ 型プラグ
層２６が形成されていることを除いて、第１の実施形態
における縦型ｎｐｎトランジスタと同様に構成され、第
２の縦型ｎｐｎトランジスタは、第１の実施形態におけ
る縦型ｎｐｎトランジスタと同様に構成されている。
型ｎｐｎトランジスタは、半導体基板１中に埋め込みコ
レクタ領域となるｎ型ポケット層４が形成され、このｎ
型ポケット層４に対応する部分におけるｎ型エピタキシ
ャル層５中には、ｎ型ポケット層４に達するｎ+ 型埋め
込み拡散層７１が形成され、このｎ+ 型埋め込み拡散層
７１に対応する部分におけるｎ型エピタキシャル層１２
中に、ｎ+ 型埋め込み拡散層７１に達するｎ+ 型プラグ
層２６が形成されていることを除いて、第１の実施形態
における縦型ｎｐｎトランジスタと同様に構成され、第
２の縦型ｎｐｎトランジスタは、第１の実施形態におけ
る縦型ｎｐｎトランジスタと同様に構成されている。
【００７５】ここで、第１の縦型ｎｐｎトランジスタの
ｎ+ 型埋め込み拡散層７１は、半導体基板１中に形成さ
れたｎ型ポケット層４と、ｎ型エピタキシャル層１２中
に形成されたｎ+ 型プラグ層２６とを接続するプラグ層
としての役割を有するものである。このｎ+ 型埋め込み
拡散層７１は、ｎ型エピタキシャル層５を形成した後、
このｎ型エピタキシャル層５に注入した不純物の活性化
を行うための熱処理を行う前に、予め、イオン注入法に
よりＰのようなｎ型不純物を、例えば注入エネルギー３
０〜７０ｋｅＶ、ドーズ量５×１０13／ｃｍ2 〜５×１
０14／ｃｍ2 の条件で、ｎ型ポケット層４に対応する部
分におけるｎ型エピタキシャル層５中に選択的にドープ
しておくことにより、その後の注入不純物の活性化のた
めの熱処理によって、ｎ+ 型埋め込み拡散層９およびｐ
+ 型埋め込み拡散層１１とともにｎ型エピタキシャル層
５中に形成される。なお、図９〜図１２において、ｎ+
型埋め込み拡散層７１は図示省略されている。
ｎ+ 型埋め込み拡散層７１は、半導体基板１中に形成さ
れたｎ型ポケット層４と、ｎ型エピタキシャル層１２中
に形成されたｎ+ 型プラグ層２６とを接続するプラグ層
としての役割を有するものである。このｎ+ 型埋め込み
拡散層７１は、ｎ型エピタキシャル層５を形成した後、
このｎ型エピタキシャル層５に注入した不純物の活性化
を行うための熱処理を行う前に、予め、イオン注入法に
よりＰのようなｎ型不純物を、例えば注入エネルギー３
０〜７０ｋｅＶ、ドーズ量５×１０13／ｃｍ2 〜５×１
０14／ｃｍ2 の条件で、ｎ型ポケット層４に対応する部
分におけるｎ型エピタキシャル層５中に選択的にドープ
しておくことにより、その後の注入不純物の活性化のた
めの熱処理によって、ｎ+ 型埋め込み拡散層９およびｐ
+ 型埋め込み拡散層１１とともにｎ型エピタキシャル層
５中に形成される。なお、図９〜図１２において、ｎ+
型埋め込み拡散層７１は図示省略されている。
【００７６】これらの第１の縦型ｎｐｎトランジスタお
よび第２の縦型ｎｐｎトランジスタは、同一のプロセス
によって形成されるが、第１の縦型ｎｐｎトランジスタ
の耐圧を決定するエピタキシャル層の厚さは、ｎ型ポケ
ット層４の上側のｎ型エピタキシャル層５とｎ型エピタ
キシャル層１２との合計の厚さとなるのに対して、第２
の縦型ｎｐｎトランジスタの耐圧を決定するエピタキシ
ャル層の厚さは、ｎ＋型埋め込み拡散層９の上側のｎ型
エピタキシャル層１２の厚さとなり、第１の縦型ｎｐｎ
トランジスタの場合よりも小さくなっている。したがっ
て、第１の縦型ｎｐｎトランジスタの耐圧は、第２の縦
型ｎｐｎトランジスタの耐圧よりも高くなっている。
よび第２の縦型ｎｐｎトランジスタは、同一のプロセス
によって形成されるが、第１の縦型ｎｐｎトランジスタ
の耐圧を決定するエピタキシャル層の厚さは、ｎ型ポケ
ット層４の上側のｎ型エピタキシャル層５とｎ型エピタ
キシャル層１２との合計の厚さとなるのに対して、第２
の縦型ｎｐｎトランジスタの耐圧を決定するエピタキシ
ャル層の厚さは、ｎ＋型埋め込み拡散層９の上側のｎ型
エピタキシャル層１２の厚さとなり、第１の縦型ｎｐｎ
トランジスタの場合よりも小さくなっている。したがっ
て、第１の縦型ｎｐｎトランジスタの耐圧は、第２の縦
型ｎｐｎトランジスタの耐圧よりも高くなっている。
【００７７】上述のように構成されたこの半導体装置の
製造方法によれば、半導体基板１中に、第１の縦型ｎｐ
ｎトランジスタの埋め込みコレクタ領域となるｎ型ポケ
ット層４を形成し、この半導体基板１上にｎ型エピタキ
シャル層５を形成し、ｎ型ポケット層４に対応する部分
と異なる部分におけるｎ型エピタキシャル層５中に、第
２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域と
なるｎ＋ 型埋め込み拡散層９を形成し、ｎ型エピタキ
シャル層５上にｎ型エピタキシャル層１２を形成するよ
うにしているので、ｎ型エピタキシャル層１２の表面か
らみて、ｎ型ポケット層４はｎ+ 型埋め込み拡散層９よ
りも深い位置に形成される。このため、ｎ型ポケット層
４を埋め込みコレクタ領域とする第１の縦型ｎｐｎトラ
ンジスタと、ｎ+ 型埋め込み拡散層９を埋め込みコレク
タ領域とする第２の縦型ｎｐｎトランジスタとの実効的
なエピタキシャル層の厚さを、互いに異ならせることが
でき、これにより、互いに耐圧の異なる第１の縦型ｎｐ
ｎトランジスタおよび第２の縦型ｎｐｎトランジスタ
を、同一の半導体基板１上に混載することができる。
製造方法によれば、半導体基板１中に、第１の縦型ｎｐ
ｎトランジスタの埋め込みコレクタ領域となるｎ型ポケ
ット層４を形成し、この半導体基板１上にｎ型エピタキ
シャル層５を形成し、ｎ型ポケット層４に対応する部分
と異なる部分におけるｎ型エピタキシャル層５中に、第
２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域と
なるｎ＋ 型埋め込み拡散層９を形成し、ｎ型エピタキ
シャル層５上にｎ型エピタキシャル層１２を形成するよ
うにしているので、ｎ型エピタキシャル層１２の表面か
らみて、ｎ型ポケット層４はｎ+ 型埋め込み拡散層９よ
りも深い位置に形成される。このため、ｎ型ポケット層
４を埋め込みコレクタ領域とする第１の縦型ｎｐｎトラ
ンジスタと、ｎ+ 型埋め込み拡散層９を埋め込みコレク
タ領域とする第２の縦型ｎｐｎトランジスタとの実効的
なエピタキシャル層の厚さを、互いに異ならせることが
でき、これにより、互いに耐圧の異なる第１の縦型ｎｐ
ｎトランジスタおよび第２の縦型ｎｐｎトランジスタ
を、同一の半導体基板１上に混載することができる。
【００７８】また、この半導体装置の製造方法によって
も、第１の実施形態の場合と同様に、一層目のｎ型エピ
タキシャル層５を、原料として安価なＳｉＨ4 ガスを用
いた常圧エピタキシャル成長法により形成することによ
り、コストの上昇を抑えることが可能であり、二層目の
ｎ型エピタキシャル層１２を、原料としてＳｉＨ2 Ｃｌ
2 ガスを用いた減圧エピタキシャル成長法により形成す
ることにより、ｎ型エピタキシャル層１２の表面に転写
されるアライメントマークのパターン歪みを小さく抑
え、その後に行われるリソグラフィー工程において、露
光時のアライメントを精度良く容易に行うことが可能で
ある。
も、第１の実施形態の場合と同様に、一層目のｎ型エピ
タキシャル層５を、原料として安価なＳｉＨ4 ガスを用
いた常圧エピタキシャル成長法により形成することによ
り、コストの上昇を抑えることが可能であり、二層目の
ｎ型エピタキシャル層１２を、原料としてＳｉＨ2 Ｃｌ
2 ガスを用いた減圧エピタキシャル成長法により形成す
ることにより、ｎ型エピタキシャル層１２の表面に転写
されるアライメントマークのパターン歪みを小さく抑
え、その後に行われるリソグラフィー工程において、露
光時のアライメントを精度良く容易に行うことが可能で
ある。
【００７９】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造などはあくまで例にすぎず、これに限定
されるものではない。具体的には、例えば、第１の実施
形態において示した縦型ｐｎｐトランジスタおよび縦型
ｎｐｎトランジスタの構造、ならびに、第２の実施形態
において示した第１の縦型ｎｐｎトランジスタおよび第
２の縦型ｎｐｎトランジスタの構造は、あくまで一例で
あり、それぞれ、これらと異なる構造のバイポーラトラ
ンジスタであってもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造などはあくまで例にすぎず、これに限定
されるものではない。具体的には、例えば、第１の実施
形態において示した縦型ｐｎｐトランジスタおよび縦型
ｎｐｎトランジスタの構造、ならびに、第２の実施形態
において示した第１の縦型ｎｐｎトランジスタおよび第
２の縦型ｎｐｎトランジスタの構造は、あくまで一例で
あり、それぞれ、これらと異なる構造のバイポーラトラ
ンジスタであってもよい。
【００８０】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、半導体基板中にこの半導体基板の導電型
と逆導電型の拡散層を形成する工程と、半導体基板上に
第１のエピタキシャル層を形成する工程と、拡散層に対
応する部分における第１のエピタキシャル層中に拡散層
の導電型と逆導電型の埋め込み拡散層を形成する工程
と、第１のエピタキシャル層上に第２のエピタキシャル
層を形成する工程とを有するので、埋め込み拡散層を拡
散層の上部に達するようにして形成することができるた
め、擬似的に拡散層を半導体基板中に深く形成したのと
同様な効果を得ることができる。これによって、素子の
耐圧を劣化させることなく、半導体装置の製造に要する
時間の短縮を図ることができる。
発明によれば、半導体基板中にこの半導体基板の導電型
と逆導電型の拡散層を形成する工程と、半導体基板上に
第１のエピタキシャル層を形成する工程と、拡散層に対
応する部分における第１のエピタキシャル層中に拡散層
の導電型と逆導電型の埋め込み拡散層を形成する工程
と、第１のエピタキシャル層上に第２のエピタキシャル
層を形成する工程とを有するので、埋め込み拡散層を拡
散層の上部に達するようにして形成することができるた
め、擬似的に拡散層を半導体基板中に深く形成したのと
同様な効果を得ることができる。これによって、素子の
耐圧を劣化させることなく、半導体装置の製造に要する
時間の短縮を図ることができる。
【００８１】この発明の第２の発明によれば、半導体基
板中にこの半導体基板の導電型と逆導電型の拡散層を形
成する工程と、半導体基板上に第１のエピタキシャル層
を形成する工程と、拡散層に対応する部分と異なる部分
における第１のエピタキシャル層中に埋め込み拡散層を
形成する工程と、第１のエピタキシャル層上に第２のエ
ピタキシャル層を形成する工程とを有するので、半導体
基板中に形成される拡散層の上側のエピタキシャル層の
厚さと、第１のエピタキシャル層中に形成される埋め込
み拡散層の上側のエピタキシャル層の厚さとを互いに異
ならせることができる。これによって、耐圧の異なる素
子を同一の半導体基板上に混載することができる。
板中にこの半導体基板の導電型と逆導電型の拡散層を形
成する工程と、半導体基板上に第１のエピタキシャル層
を形成する工程と、拡散層に対応する部分と異なる部分
における第１のエピタキシャル層中に埋め込み拡散層を
形成する工程と、第１のエピタキシャル層上に第２のエ
ピタキシャル層を形成する工程とを有するので、半導体
基板中に形成される拡散層の上側のエピタキシャル層の
厚さと、第１のエピタキシャル層中に形成される埋め込
み拡散層の上側のエピタキシャル層の厚さとを互いに異
ならせることができる。これによって、耐圧の異なる素
子を同一の半導体基板上に混載することができる。
【図１】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図２】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図７】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図８】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための拡大断面図である。
の製造方法を説明するための拡大断面図である。
【図９】 この発明の第２の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１０】 この発明の第２の実施形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図１１】 この発明の第２の実施形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図１２】 この発明の第２の実施形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図１３】 この発明の第２の実施形態による半導体装
置の製造方法を説明するための拡大断面図である。
置の製造方法を説明するための拡大断面図である。
【図１４】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１５】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１６】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１７】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１８】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１９】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図２０】 従来の半導体装置の製造方法を説明するた
めの拡大断面図である。
めの拡大断面図である。
１・・・半導体基板、４・・・ｎ型ポケット層、５，１
２・・・ｎ型エピタキシャル層、９・・・ｎ+ 型埋め込
み拡散層、１０，１１・・・ｐ+ 型埋め込み拡散層
２・・・ｎ型エピタキシャル層、９・・・ｎ+ 型埋め込
み拡散層、１０，１１・・・ｐ+ 型埋め込み拡散層
Claims (18)
- 【請求項１】 半導体基板中にこの半導体基板の導電型
と逆導電型の拡散層を形成する工程と、 上記半導体基板上に第１のエピタキシャル層を形成する
工程と、 上記拡散層に対応する部分における上記第１のエピタキ
シャル層中に上記拡散層の導電型と逆導電型の埋め込み
拡散層を形成する工程と、 上記第１のエピタキシャル層上に第２のエピタキシャル
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 上記拡散層に対応する部分と異なる部分
における上記第１のエピタキシャル層中に、上記拡散層
の導電型と逆導電型の上記埋め込み拡散層とは異なる他
の埋め込み拡散層を形成する工程をさらに有することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記半導体基板の導電型は上記第１のエ
ピタキシャル層および上記第２のエピタキシャル層と逆
導電型であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】 上記第１のエピタキシャル層は常圧エピ
タキシャル成長法により形成されるとともに、上記第２
のエピタキシャル層は減圧エピタキシャル成長法により
形成されることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】 上記第１のエピタキシャル層はＳｉＨ4
ガスを原料として形成されることを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 上記第２のエピタキシャル層はＳｉＨ2
Ｃｌ2 ガスを原料として形成されることを特徴とする請
求項４記載の半導体装置の製造方法。 - 【請求項７】 上記第１のエピタキシャル層はＳｉＨ4
ガスを原料として形成されるとともに、上記第２のエピ
タキシャル層はＳｉＨ2 Ｃｌ2 ガスを原料として形成さ
れることを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項８】 上記第１のエピタキシャル層の厚さは上
記第２のエピタキシャル層の厚さよりも小さいことを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項９】 上記第１のエピタキシャル層の不純物濃
度および上記第２のエピタキシャル層の不純物濃度は、
それぞれ５×１０14／ｃｍ3 以上１×１０16／ｃｍ3 以
下であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項１０】 半導体基板中にこの半導体基板の導電
型と逆導電型の拡散層を形成する工程と、 上記半導体基板上に第１のエピタキシャル層を形成する
工程と、 上記拡散層に対応する部分と異なる部分における上記第
１のエピタキシャル層中に埋め込み拡散層を形成する工
程と、 上記第１のエピタキシャル層上に第２のエピタキシャル
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項１１】 上記埋め込み拡散層の導電型は上記拡
散層と同一導電型であることを特徴とする請求項１０記
載の半導体装置の製造方法。 - 【請求項１２】 上記半導体基板の導電型は、上記第１
のエピタキシャル層および上記第２のエピタキシャル層
と逆導電型であることを特徴とする請求項１０記載の半
導体装置の製造方法。 - 【請求項１３】 上記第１のエピタキシャル層は常圧エ
ピタキシャル成長法により形成されるとともに、上記第
２のエピタキシャル層は減圧エピタキシャル成長法によ
り形成されることを特徴とする請求項１０記載の半導体
装置の製造方法。 - 【請求項１４】 上記第１のエピタキシャル層はＳｉＨ
4 ガスを原料として形成されることを特徴とする請求項
１３記載の半導体装置の製造方法。 - 【請求項１５】 上記第２のエピタキシャル層はＳｉＨ
2 Ｃｌ2 ガスを原料として形成されることを特徴とする
請求項１３記載の半導体装置の製造方法。 - 【請求項１６】 上記第１のエピタキシャル層はＳｉＨ
4 ガスを原料として形成されるとともに、上記第２のエ
ピタキシャル層はＳｉＨ2 Ｃｌ2 ガスを原料として形成
されることを特徴とする請求項１３記載の半導体装置の
製造方法。 - 【請求項１７】 上記第１のエピタキシャル層の厚さは
上記第２のエピタキシャル層の厚さよりも小さいことを
特徴とする請求項１３記載の半導体装置の製造方法。 - 【請求項１８】 上記第１のエピタキシャル層の不純物
濃度および上記第２のエピタキシャル層の不純物濃度
は、それぞれ５×１０14／ｃｍ3 以上１×１０16／ｃｍ
3 以下であることを特徴とする請求項１０記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13381597A JP3711697B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13381597A JP3711697B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326836A true JPH10326836A (ja) | 1998-12-08 |
| JP3711697B2 JP3711697B2 (ja) | 2005-11-02 |
Family
ID=15113696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13381597A Expired - Fee Related JP3711697B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3711697B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026138A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体装置 |
-
1997
- 1997-05-23 JP JP13381597A patent/JP3711697B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026138A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体装置 |
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|---|---|
| JP3711697B2 (ja) | 2005-11-02 |
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