JP4797484B2 - Ｆｌｒ領域を有する半導体素子 - Google Patents

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本発明は、抵抗素子を内蔵する半導体素子、特に小面積で能動素子及び抵抗素子を構成する半導体領域全周の耐圧を向上できる半導体素子に関する。
ダイオード又はトランジスタ等の能動素子及び能動素子に電気的に接続される抵抗素子を一体に集積化した半導体装置は公知である。例えば、特許文献１は、多数の半導体層を形成した半導体基板の上面に絶縁膜を介して多結晶シリコン（ポリシリコン）から成る膜抵抗素子を設けた半導体装置を示す。多結晶シリコンから成る抵抗素子を形成するには、イオン注入や複雑で微細な加工技術を必要とし且つ所要の抵抗値を得るために比較的大きな面積で形成するため、半導体装置の大型化を招来する。特に、集積度の低い半導体装置では抵抗素子による半導体装置の大型化が大きな問題となる。また、特許文献２に開示されるように、半導体基板内に形成された拡散層によって抵抗素子を形成する半導体装置が提案されている。
しかしながら、拡散層によって抵抗素子を形成する半導体装置では、一般的に高い抵抗値を有する電流経路の長い拡散抵抗素子の形状が大型化するため、小型の半導体装置を作成することが困難となる。このため、本特許出願人は、能動素子を構成する半導体領域の一部を拡散抵抗素子として使用する新規な半導体構造を開発し、特許文献５として示される特許出願を行った。この半導体構造では、半導体構造の深さ方向に能動素子を形成し、半導体構造の主面と並行な横方向に抵抗素子を形成するため、半導体素子を大型化せずに、能動素子と抵抗素子とを併有する半導体素子を形成できる。
特開平７−３２６７７２号公報（第３頁、図１） 特公昭５１−２２７９４号公報（第４頁、図５−ｂ） 特開平５−２９９６４０号公報（第４頁、図６） 特開平１１−２９７９９４号公報（第８頁、図６及び図７） 特開２００４−２９６８０３公報
ところで、能動素子を構成する半導体領域で抵抗素子を形成する前記半導体素子では、能動素子を高耐圧化するため、抵抗素子の耐圧を向上する必要がある。例えば特許文献３に開示される半導体装置に示されるフィールドプレート構造及び特許文献４に開示される半導体装置に示されるＦＬＲ（フィールド・リミッティング・リング［Field Limiting Ring］）構造を設けて半導体装置の耐圧を向上することが知られている。ＦＬＲは、ＰＮ接合を包囲してＰＮ接合の外側に環状に形成され、ＰＮ接合の周辺部から延伸する空乏層をＰＮ接合の外側に広げることにより、ＰＮ接合近傍の電界集中を緩和しＰＮ接合の耐圧を向上する作用がある。特許文献５は、ダイオード又はトランジスタ等の能動素子と抵抗素子とを小面積で単一の半導体基板内に形成する際に、半導体拡散領域の深さ方向に能動素子として利用し、半導体基板の主面と並行な導体拡散領域の平面方向に抵抗素子として作用する半導体素子構造を開示する。
この場合、半導体領域に形成される抵抗素子の両端子間を電気的に分離するため、全周に亘りフィールドプレートを形成できず、抵抗素子を構成する半導体領域の耐圧をフィールドプレートにより向上することは不可能である。一方、半導体領域の全周に亘り形成されるＦＬＲ構造により、半導体領域全周の耐圧を向上することは可能であるが、半導体領域が大型化する難点がある。即ち、ＦＬＲ構造を備えた抵抗素子内に小さな曲率を有する屈曲形状及び緻密に配置された渦巻形状に抵抗素子を形成することが困難となり、高い抵抗値を有する抵抗素子を小面積の半導体領域内に形成することができない。
図８は、ＦＬＲ構造を備えた従来の半導体素子を示す。この半導体素子は、第１の導電型を有するＰ＋型の第１の半導体領域(1)と、第１の導電型とは反対の第２の導電型を有するＮ−型の第２の半導体領域(2)と、第１の導電型と同一のＰ＋型の第３の半導体領域(3)とを備えている。第２の半導体領域(2)の両端付近に第１の導電型を有するＰ型の半導体領域のＦＬＲ領域(4)が設けられる。ＦＬＲ領域(4)は、第１の半導体領域(1)を全周にわたり閉環状に包囲する。第３の半導体領域(3)は、半導体基体(5)を形成し、半導体基体(5)の上面(5a)には、第１の開口部(6a)及び第２の開口部(6b)を有する二酸化珪素等の絶縁膜(6)が設けられ、半導体基体(5)の底面(5b)には底面電極(7)が設けられる。図１０に示すように、ＦＬＲ領域(4)は、第１の半導体領域(1)から離間して第２の半導体領域(2)内に形成され、ＦＬＲ領域(4)と第１の半導体領域(1)との間に第２の導電型と同一のＮ−型の半導体領域から成る電界緩和領域(8)が形成される。
第１の電極(21)は、第１の開口部(6a)を通じて第１の半導体領域(1)に電気的に接続され且つ絶縁膜(6)上に設けられ、第２の電極(22)は、第２の開口部(6b)を通じて第１の半導体領域(1)に電気的に接続され且つ絶縁膜(6)上に設けられる。第１の電極(21)の下方では、第１の半導体領域(1)と第２の半導体領域(2)との間に第１のダイオード(23)が形成され、第２の半導体領域(2)と第３の半導体領域(3)との間に第２のダイオード(24)が逆極性で形成される。第１のダイオード(23)と第２のダイオード(24)は、能動素子としてクランプダイオード(25)を構成する。これと同時に、第１の半導体領域(1)は、第１の電極(21)と第２の電極(22)との間で長さ方向に抵抗素子(26)を形成する。従って、図８に示す半導体構造は、第１の電極(21)と第２の電極(22)との間に接続された抵抗素子(26)と、第１の電極(21)とグランドとの間に接続されたクランプダイオード(25)とを有する図９に示す電気回路を構成する。第１の電極(21)は、第１のダイオード(23)のアノード電極として機能すると共に、抵抗素子(26)の一方の電極としても機能する。第２の電極(22)は、第１の電極(21)に比較して面積が小さい。第１の電極(21)の下方の第１の半導体領域(1)の第１の電極接続領域(11)と、第２の電極(22)の下方の第１の半導体体領域(1)の第２の電極接続領域(12)とを接続する帯状領域(13)は、第１の電極接続領域(11)と第２の電極接続領域(12)とを連絡する横方向には抵抗素子(26)として機能するが、底面電極(7)に向かう縦方向（深さ方向）には、第１の電極接続領域(11)及び第２の電極接続領域(12)と共に、第１のダイオード(23)のアノード領域としても機能する。
例えば、−６００V程度の大きな負サージ電圧を図９に示す第１の電極(21)に印加し、第２の電極(22)の印加電圧を零Vに保持すると、第１の半導体領域(1)、第２の半導体領域(2)及び第３の半導体領域(3)により構成されるクランプダイオード(25)にサージ電流が流れるが、サージ電流の一部は、第１の半導体領域(1)の拡散抵抗素子(26)を通じて横方向に流れ、第１の半導体領域(1)に電位勾配が生ずる。この場合に、第１の電極(21)側での第１の半導体領域(1)と第２の半導体領域(2)との電位差は大きく、第２の電極(22)側での第１の半導体領域と第２の半導体領域(22)との電位差は相対的に小さい。
この結果、図１１に示すように、第１の電極(21)に近い領域では、ＰＮ接合から延伸する空乏層がＦＬＲ領域(4)に到達して、半導体素子の外周側に空乏層が良好に延伸して、電界集中を良好に緩和できるが、図１２に示すように、−３００Vの電圧を印加した第２の電極(22)に近い領域では、ＦＬＲ領域(4)の外周側に電界集中(30)が生じ易く、理想的な電界分布が得られない。これは、ＦＬＲ領域(4)では、全周にわたり略均一な電位が形成されるため、電界バランスが崩れて、第２の電極(22)に近い領域のＦＬＲ領域(4)の外周側では、等電位線が密となる電界集中を発生するためである。従って、ＦＬＲ領域(4)が良好な電界集中緩和作用を発生せず、耐圧を均一に向上させることができない。
そこで、本発明は、小面積で能動素子及び抵抗素子を構成する半導体領域全周の耐圧を向上できる半導体素子を提供することを目的とする。
本発明の半導体素子は、第１の導電型を有する第１の半導体領域(1)と、第１の半導体領域(1)を包囲し且つ第１の半導体領域(1)に隣接して配置されて第１の導電型とは反対の第２の導電型を有する第２の半導体領域(2)とを備えている。第１の導電型の半導体領域から成るＦＬＲ領域(4)を第２の半導体領域(2)内に形成し、ＦＬＲ領域(4)は、第１の半導体領域(1)を離間して包囲し且つ第１の半導体領域の延伸する方向に互いに離間して配置された複数のＦＬＲ領域(41,42,43)により構成される。更に、第１の半導体領域(1)は、第１の電極接続領域(11)と、第２の電極接続領域(12)と、第１の電極接続領域(11)と第２の電極接続領域(12)とを接続する帯状領域(13)とにより、第２の半導体領域(2)内に帯状に形成され、ＦＬＲ領域(4)は、第１の半導体領域(1)の第１の電極接続領域(11)側に形成される第１のＦＬＲ領域(41)と、第１の半導体領域(1)の第２の電極接続領域(12)側に形成される第２のＦＬＲ領域(42)とを有し、第１のＦＬＲ領域(41)と第２のＦＬＲ領域(42)は、第１の半導体領域(1)が帯状に延伸する方向に互いに離間して配置され、第１の半導体領域(1)とＦＬＲ領域(4)の第１のＦＬＲ領域(41)との距離は、第１の半導体領域(1)とＦＬＲ領域(4)の第２のＦＬＲ領域(42)との距離よりも大きい。第１の半導体領域(1)を包囲するＦＬＲ領域(4)を第１の半導体領域(1)の長さ方向に互いに離間して電気的に分離して配置するので、第１の半導体領域(1)を包囲するＦＬＲ領域(4)の電位が全周にわたり均一にならず、第１の半導体領域(1)と第２の半導体領域(2)との界面に形成されるＰＮ接合の電界集中を緩和するのに最適な電位に各ＦＬＲ領域(4)を保持することができる。また、ＦＬＲ領域(4)の第１のＦＬＲ領域(41)と第２のＦＬＲ領域(42)を互いに電気的に分離して形成するので、第１の半導体領域(1)を包囲するＦＬＲ領域(4)の電位が全周にわたり均一にならず、第１の半導体領域(1)と第２の半導体領域(2)との界面に形成されるＰＮ接合の電界集中を緩和するのに最適な電位に各ＦＬＲ領域(4)が保持される。更に、第１の半導体領域(1)と第１のＦＬＲ領域(41)との距離を第１の半導体領域(1)と第２のＦＬＲ領域(42)との距離よりも大きくすることで、ＦＬＲ領域(4)による電界集中緩和効果をより効果的に発揮することができる。
均一な電位に固定されるＦＬＲ領域(4)を用いる従来の構造では、電界が不均一になるが、本発明では、間欠状に又は断続的にＦＬＲ領域を配置して理想的な電界バランスを得ることができるので、ＰＮ接合の耐圧を向上して、高耐圧で且つ小型の半導体素子を実現し、半導体素子の電気的特性の劣化を抑制し、信頼性を向上することができる。また、間欠状又は断続的に形成されるＦＬＲ領域により、１５００V程度まで高耐圧化を実現できると共に、拡散抵抗と能動素子の共有化を実現できる。
本発明による半導体素子の実施の形態を図１〜図７について説明する。
図１〜図３に示すように、本発明による半導体素子の第１の実施の形態では、ＦＬＲ領域(4)は、第１の半導体領域(1)の第１の電極接続領域(11)を包囲する第１のＦＬＲ領域(41)と、第１の半導体領域(1)の第２の電極接続領域(12)を包囲する第２のＦＬＲ領域(42)と、第１の電極接続領域(11)と第２の電極接続領域(12)とを接続する帯状領域(13)を包囲する第３のＦＬＲ領域(43)とを有する。第１のＦＬＲ領域(41)と第２のＦＬＲ領域(42)は、第２の半導体領域(2)を介して互いに離間して配置される。図１０に示す従来の形状と同様に、第１の半導体領域(1)は、第２の半導体領域(2)内に帯状に形成されるが、ＦＬＲ領域(4)の第１のＦＬＲ領域(41)と第２のＦＬＲ領域(42)とは、第１の半導体領域(1)が帯状に延伸する方向に互いに離間して配置されると共に、第１の半導体領域(1)と第１のＦＬＲ領域(41)との距離は、第１の半導体領域(1)と第２のＦＬＲ領域(42)との距離よりも大きい。図１は、第１の電極(21)の下方の第１の半導体領域(1)の第１の電極接続領域(11)と、第２の電極(22)の下方の第１の半導体体領域(1)の第２の電極接続領域(12)とを接続する帯状領域(13)では、抵抗素子(26)を構成する第１の半導体領域の延伸する方向に、第３のＦＬＲ領域(43)を間欠的に又は断続的に形成する例を示す。帯状領域(13)の両側に沿う中間の第３のＦＬＲ領域(43)では、全長さに沿って第１の半導体領域(1)とＦＬＲ領域(4)との間隔は略等しいが、第１の半導体領域(1)の帯状領域(13)に沿って点在して配置される。
図４に示す本発明の第２の実施の形態では、第１の半導体領域(1)と第１のＦＬＲ領域(41)との距離は、第１の半導体領域(1)と第２のＦＬＲ領域(42)との距離よりも大きい。また、第３のＦＬＲ領域(43)と第１の半導体領域(11)との距離は、第１の半導体領域(1)と第２の半導体領域(2)との電位差が相対的に大きい第１の電極(21)の下方にある第１の電極接続領域(11)側で大きく、第２の電極(22)の下方にある第２の電極接続領域(12)側で小さい。なお、図４に示す実施の形態では、第１の半導体領域(1)と第１のＦＬＲ領域(41)との距離を、第１の半導体領域(1)と第２のＦＬＲ領域(42)との距離と同じとし、第３のＦＬＲ領域(43)と第１の半導体領域(1)との距離のみ、第１の電極接続領域(11)側で大きく、第２の電極接続領域(12)側が小さくてもよい。即ち、第１の半導体領域(1)と第３のＦＬＲ領域(43)との距離は、第１のＦＬＲ領域(41)に接近する程大きい。図５に示す本発明の第３の実施の形態では、第１の半導体領域(1)と第２の半導体領域(2)との電位差が相対的に大きい第１の電極(21)の下方にある第１の電極接続領域(11)側に、同心で２重のＦＬＲ領域(4)が設けられる。また、第１の半導体領域(1)と第３のＦＬＲ領域(43)との距離は、第１のＦＬＲ領域(41)に接近する程大きい。図６に示す本発明の第４の実施の形態では、第１の半導体領域(1)と第２の半導体領域(2)との電位差が相対的に大きい第１の電極(21)の下方にある第１の電極接続領域(11)側では、ＦＬＲ領域(4)が多く、電位差が相対的に小さい第２の電極(22)の下方にある第２の電極接続領域(12)側では、少ないＦＬＲ領域(4)が設けられる。即ち、第１の半導体領域(1)と第３のＦＬＲ領域(43)との距離は、第１のＦＬＲ領域(41)に接近する程大きく、点在する第３のＦＬＲ領域(43)の数が増加する。
このように、本発明の実施の形態では、第１の電極接続領域(11)側では、第１の半導体領域(1)から離間する方向に複数の第１のＦＬＲ領域(41)を形成し、第２の電極接続領域(12)側では、第１の半導体領域(1)から離間する方向に第１の電極接続領域(11)側よりも少ない数の第２のＦＬＲ領域(42)が形成される。
本発明による第１の実施の形態から第４の実施の形態では、いずれもＦＬＲ領域(4)の第１のＦＬＲ領域(41)と第２のＦＬＲ領域(42)を互いに電気的に分離して形成するので、第１の半導体領域(1)を包囲するＦＬＲ領域(4)の電位が全周にわたり均一にならず、第１の半導体領域(1)と第２の半導体領域(2)との界面に形成されるＰＮ接合の電界集中を緩和するのに最適な電位に各ＦＬＲ領域(4)が保持される。特に、第１の半導体領域(1)のうち、第１の半導体領域(1)と第２の半導体領域(2)との間の電位差が高くなる領域では、ＦＬＲ領域(4)を第１の半導体領域(1)から離して形成し、第１の半導体領域(1)と第２の半導体領域(2)との間の電位差が低くなる領域では、ＦＬＲ領域(4)を第１の半導体領域(1)に近接させて形成することにより、ＦＬＲ領域(4)による電界集中緩和効果をより効果的に発揮することができる。図７は、本発明による半導体素子の第２の電極(22)に−３００Vの電圧を印加した場合に発生する等電位線を示す断面図である。同一の第２の電極(22)に対する電圧印加状態を示す図１２と対比すると、図７に示す本発明による半導体素子では、図１２に示す電界集中(30)が発生せず、電界集中を回避できることが明らかである。第１の半導体領域(1)の横方向に電位勾配が発生すると、最適な電位に保持されるＦＬＲ領域(4)によりＰＮ接合(4)から延伸する空乏層が、ＦＬＲ領域(4)により半導体素子の外周側に良好に拡張するので、電界集中領域の生成を防止できる。この結果、ＰＮ接合(4)の耐圧を向上して、高耐圧で且つ小型の半導体素子を実現することができる。
本発明の前記実施の形態では、更に変更が可能である。例えば、前記実施の形態では、第１の電極接続領域(11)と第２の電極接続領域(12)の両方をＦＬＲ領域(4)により包囲するが、第１の電極接続領域(11)と第２の電極接続領域(12)の両方又は一方にフィールドプレートを形成してもよい。この場合、帯状領域(13)に沿う複数の第３のＦＬＲ領域(43)を間欠的又は断続的に形成する。第１のＦＬＲ領域(41)及び第２のＦＬＲ領域(42)を直線状に接続させずに、第１の半導体領域(1)の第１の電極接続領域(11)側及び第２の電極接続領域(12)をそれぞれ包囲して点在させて第１のＦＬＲ領域(41)及び第２のＦＬＲ領域(42)を設けてもよい。
本発明は、抵抗素子と能動素子とを内蔵する半導体素子への適用に適する。
本発明の第１の実施の形態による半導体素子の平面図 図１のＡ−Ａ線に沿う断面図 図１のＢ−Ｂ線に沿う断面図 本発明の第２の実施の形態による半導体素子の平面図 本発明の第３の実施の形態による半導体素子の平面図 本発明の第４の実施の形態による半導体素子の平面図 本発明による半導体素子の第２の電極に低電位を付与した場合に発生する等電位線を示す断面図 従来の半導体素子の断面図 図８に示す半導体素子の電気回路図 図８に示す半導体素子の平面図 図８に示す半導体素子の第１の電極に電位を付与した場合に発生する等電位線を示す断面図 図８に示す半導体素子の第２の電極に負の高電位を付与した場合に発生する等電位線を示す断面図
符号の説明
(1)・・第１の半導体領域、 (2)・・第２の半導体領域、 (4)・・ＦＬＲ領域、 (41)・・第１のＦＬＲ領域、 (42)・・第２のＦＬＲ領域、 (43)・・第３のＦＬＲ領域、

Claims (3)

  1. 第１の導電型を有する第１の半導体領域と、前記第１の半導体領域を包囲し且つ前記第１の半導体領域に隣接して配置されて前記第１の導電型とは反対の第２の導電型を有する第２の半導体領域とを備え、
    第１の導電型の半導体領域から成るＦＬＲ領域を前記第２の半導体領域内に形成し、
    前記ＦＬＲ領域は、前記第１の半導体領域を離間して包囲し且つ前記第１の半導体領域の延伸する方向に互いに離間して配置された複数のＦＬＲ領域により構成され、
    前記第１の半導体領域は、第１の電極接続領域と、第２の電極接続領域と、前記第１の電極接続領域と第２の電極接続領域とを接続する帯状領域とにより、前記第２の半導体領域内に帯状に形成され、
    前記ＦＬＲ領域は、前記第１の半導体領域の第１の電極接続領域側に形成される第１のＦＬＲ領域と、前記第１の半導体領域の第２の電極接続領域側に形成される第２のＦＬＲ領域とを有し、
    前記第１のＦＬＲ領域と第２のＦＬＲ領域は、前記第１の半導体領域が帯状に延伸する方向に互いに離間して配置され、
    前記第１の半導体領域と前記ＦＬＲ領域の第１のＦＬＲ領域との距離は、前記第１の半導体領域と前記ＦＬＲ領域の第２のＦＬＲ領域との距離よりも大きいことを特徴とするＦＬＲ領域を有する半導体素子。
  2. 前記ＦＬＲ領域は、前記第１のＦＬＲ領域と第２のＦＬＲ領域との間に点在して配置される第３のＦＬＲ領域を有する請求項１に記載の半導体素子。
  3. 前記第１の半導体領域と前記ＦＬＲ領域の第３のＦＬＲ領域との距離は、前記ＦＬＲ領域の第１のＦＬＲ領域に接近する程大きい請求項２に記載の半導体素子。
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