KR100414743B1 - 반도체소자의소자분리막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판 상에 트랜치를 형성한 후 트랜치 측벽에 질화막 스페이서를 형성하고, 노출된 트랜치 저부에 열산화막을 성장시킨 후 소자분리 산화막을 형성함으로써, 넓은 필드영역을 매립하는 산화막을 형성하여 필드지역과 활성영역의 단차를 감소시키므로 반도체 기판 전반에 걸친 평탄화를 용이하게 이룰 수 있도록 하고, 트랜치 저부에 열산화막을 형성하여 트랜치의 깊이를 감소시키고 소자분리 산화막의 증착을 용이하게 하여 반도체소자의 특성, 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 소자분리막 형성방법
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 초고집 적화된 반도체 소자의 소자분리(Device Isolation) 공정에 있어서 소자분리 특성을 향상시키며 반도체 기판 전면에 걸친 평탄화를 이룰 수 있는 방법에 관한 것이다.
일반적으로 트랜치를 이용하여 소자분리를 하는 종래기술에 있어서, 반도체기판상에 트랜치를 형성한 후 전체구조 상부에 소자분리용 절연막, 예컨데 CVD(Chemical Vapor Deposition) 산화막을 증착하여 상기 트랜치를 매립하는 공정으로 이루어진다.
그러나, 상기 트랜치의 매립 공정시 좁은 필드 영역과 넓은 필드영역을 매립하는 소자분리용 절연막의 높이에 단차가 생기게 된다.
상기 단차는 이후 진행되는 평탄화 공정, 예컨데 CMP(Chemical Vapor Deposition) 공정을 통해 평탄화시키더라도 상부면의 평탄화가 완전하게 이루어지지 않게 된다.
또한 소자간 분리를 위해 일정 깊이 이상의 트랜치를 형성할 경우, 소자 분리 산화막을 증착하여 상기 트랜치 내부를 매립한다 하더라도 트랜치 내부에 보이드(Void)가 생기게 되어 반도체소자의 특성 열화를 초래할 수 있는 결함을 유발시키므로 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여, 반도체 기판 상에 트랜치를 형성한 후 트랜치 측벽에 질화막 스페이서를 형성하고, 노출된 트랜치 저부를 열산화시켜 필드 산화막을 성장시킨 후 소자 분리용 절연막으로 트랜치를 매립함으로써 소자분리막의 평탄상 및 특성을 향상시키고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 6 은 본 발명의 방법에 따른 반도체 소자의 소자분리막 형성 공정단계를 도시한 단면도
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체 기판 13 : 패드 산화막
15 : 패드질화막 17 : 폴리실리콘층
19 : 감광막패턴 21 : 트랜치
22 : 제1열산화막 23 : 질화막
25 : 질화막 스페이서 27,31 : 제2열산화막
29 : 산화막 33 : 소자분리 산화막, CVD 산화막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성 방법은,
반도체 기판 상부에 패드산화막과 패드질화막 및 폴리실리콘층을 적층하는 공정과,
소자분리마스크를 이용한 사진식각공정으로 상기 폴리실리콘층, 질화막, 패드 산화막 및 소정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치 표면에 소정두께의 제1열산화막을 형성하는 공정과,
상기 트랜치 측벽에 질화막 스페이서를 형성하는 공정과,
상기 반도체기판을 열산화시켜 상기 트랜치 저부의 노출된 부분에 제2열산화 막을 형성하며 상기 폴리실리콘층을 산화시켜 산화막을 형성하는 공정과,
상기 질화막 스페이서를 제거하는 공정과,
상기 트랜치를 매립하는 소자분리 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 1 내지 도 6 은 본 발명의 방법에 따른 반도체 소자의 소자분리막 형성 공정단계를 도시한 단면도이다.
도 1 을 참조하면, 반도체 기판(11) 상부에 패드산화막(13)과 패드질화막(15)을 차례로 형성한다.
이때, 상기 패드 산화막(13)과 패드질화막(15)의 증착두께는 각각 70 ∼ 300Å 로, 1000 ∼ 3000 Å 로 한다.
다음, 상기 질화막(15) 상부에 폴리실리콘층(17)을 100 ∼ 500 Å 의 두께로 증착한다.
도 2 를 참조하면, 상기 폴리실리콘층(17) 상부에 감광막패턴(19)을 형성한다. 이때, 상기 감광막패턴(19)은 소자분리마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한다.
여기서, 상기 소자분리마스크는 주로 셀부에 구비되는 좁은 필드영역(소자분리영역)과 주변회로부에 주로 구비되는 넓은 필드영역이 디자된 된 것이므로, 상기 감광막패턴(19)은 좁은 필드영역과 넓은 필드영역을 정의할 수 있도록 패터닝된 것이다.
그 다음, 상기 감광막패턴(19)을 마스크로 하여 상기 폴리실리콘층(17), 패드질화막(15), 패드산화막(13) 및 소정두께의 반도체기판(11)을 순차적으로 식각하여 트랜치(21)를 형성한다.
이때, 상기 트랜치(21)는 1000 ∼ 3000 Å 의 깊이로 형성한다.
도 3 을 참조하면, 상기 감광막패턴(19)을 제거하고 상기 트랜치(21)의 표면을 50 ∼ 300 Å 두께로 열산화시킨 다음, HF 용액으로 제거하고 다시 열산화시켜 상기 트랜치(21)의 표면에 50 ∼ 300 Å 두께을 갖는 제1열산화막(22)을 형성한다.
이때, 나머지 폴리실리콘층(17)의 소정두께가 식각된다.
다음, 전체 구조 상부에 스페이서 형성에 사용될 질화막(23)을 100 ∼ 500 Å 두께로 증착한다.
도 4 를 참조하면, 상기 질화막(23)을 이방성식각하여 상기 트랜치(21) 측벽에 질화막 스페이서(25)를 형성한다.
그 다음, 상기 질화막 스페이서(25) 사이로 노출된 트랜치(21)의 저부를 열산화시켜 좁은 필드영역과 넓은 필드영역에서 각각의 제2열산화막(27,31)을 성장시킨다. 이때, 상기 제2열산화막(27,31)은 1000 ∼ 3000 Å 두께로 성장시킨 것이다.
이때, 상기 폴리실리콘막(17)은 모두 산화되어 상기 패드질화막(15) 상에 산화막(29)을 형성한다.
도 5 를 참조하면, 인산용액으로 상기 질화막 스페이서(25)를 제거한다. 이때, 상기 산화막(29)은 상기 패드질화막(15)이 식각되는 것을 막아주는 식각장벽의 역할을 하게 된다.
도 6 을 참조하면, 상기 트랜치(21) 내부를 매립하는 소자분리 산화막, 예컨대 CVD 산화막(33)을 4000 ∼ 7000 Å 두께만큼 전체표면상부에 형성한다.
이때, 상기와 같이 CVD 산화막(33)으로 트랜치(21)를 매립하는 경우는, 넓은 필드영역의 산화막(31)때문에 후속 평탄화 공정이 용이해진다.
또한, 소자 분리 특성이 우수한 열산화 방법으로 상기 트랜치(21)의 저부를 산화시켜 제2열산화막(27,31)을 형성함으로써 우수한 소자분리 특성을 가지게 된다.
이상 상술한 바와 같이, 반도체 기판상에 트랜치를 형성한 후 트랜치 측벽에 질화막 스페이서를 형성하고, 노출된 트랜치 하부면에 필드 산화막을 성장시킨 후소자 분리 산화막을 형성하는 본 발명의 기술은 넓은 필드지역의 산화막 형성으로 필드지역과 소자 지역의 단차를 줄여주어 반도체 기판 전반에 걸쳐 평탄화를 용이하게 이룰 수 있고, 또한 트랜치 저부를 먼저 열산화시키고 후속 공정으로 상기 트랜치를 매립하는 공정으로 소자분리막을 형성하므로 우수한 소자분리 특성을 제공할 수 있다.
아울러, 트랜치 하부면에 필드 산화막을 형성하므로 트랜치의 깊이를 더욱 낮출 수 있으며 이로 인해 후속 CVD-산화막의 증착(Gap-fill)이 용이하게 하여 반도체 소자의 제조수율 및 신뢰성을 크게 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 상부에 패드산화막과 패드질화막 및 폴리실리콘층을 적층하는 공정과,
    소자분리마스크를 이용한 사진식각공정으로 상기 폴리실리콘층, 질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치 표면에 소정두께의 제1열산화막을 형성하는 공정과,
    상기 트랜치 측벽에 질화막 스페이서를 형성하는 공정과,
    상기 반도체기판을 열산화시켜 상기 트랜치 저부의 노출된 부분에 제2열산화막을 형성하며 상기 폴리실리콘층을 산화시켜 산화막을 형성하는 공정과,
    상기 질화막 스페이서를 제거하는 공정과,
    상기 트랜치를 매립하는 소자분리 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 70 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 패드질화막은 1000 ∼ 3000 Å 의 두께로 형성하는 것을 특징으로 하는반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘층은 100 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    사익 트랜치는 1000 ∼ 3000 Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 제1열산화막은 상기 트랜치 표면을 50 ∼ 300 Å 의 두께로 산화시키고 이를 제거한 다음, 다시 산화시켜 50 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 질화막 스페이서는 100 ∼ 500 Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 질화막 스페이서의 제거 공정은 인산용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 소자분리 산화막은 CVD 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서,
    상기 소자분리 산화막은 4000 ∼ 7000 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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