KR20040060194A - 셀로우 트렌치 소자분리막의 형성 방법 - Google Patents
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Abstract
본 발명은 셀로우 트렌치 소자분리막의 형성 방법에 관한 것으로, 특히 본 발명의 방법은 반도체 기판 상부에 패드 산화막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계와, 하드 마스크막 및 패드 산화막 패턴의 내측벽에 스페이서를 형성하는 단계와, 하드 마스크막 패턴과 스페이서를 마스크로 삼아 반도체 기판을 일정 깊이로 식각하여 트렌치를 식각하는 단계와, 트렌치가 완전히 매립되도록 갭필 절연막을 형성하고, 그 표면을 평탄화하는 단계를 포함한다. 따라서, 본 발명은 반도체 소자의 고집적화에 따라 셀로우 트렌치의 선폭이 축소되더라도 스페이서의 측면 프로파일에 의해 갭필 절연막이 완만하게 트렌치에 매립되기 때문에 갭필 공정시 보이드 생성을 방지할 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막의 형성 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 있었는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 트렌치 구조의 소자분리 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1c는 종래 기술에 의한 셀로우 트렌치 소자분리막의 형성 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)을 열산화하여 패드 산화막(pad oxide)(12)을 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막으로서 질화막(14)을 1500Å∼2000Å 형성한다.
그리고 도면에 도시하지는 않았지만, 질화막(14) 상부에 포토레지스트(photo resist)를 도포하고 반도체 소자분리용 마스크를 이용하여 포토레지스트를 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolationregion)을 정의하는 포토레지스트 패턴을 형성한다.
그 다음 도 1b에 도시된 바와 같이, 포토레지스트 패턴을 사용한 건식 식각 (dry etch)공정으로 적층된 질화막(14)과 패드 산화막(12) 및 실리콘 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각한 후 포토레지스트 패턴을 제거함으로써 셀로우 트렌치 소자분리막이 형성될 부위인 트렌치(16)를 형성하게 된다.
계속해서 도 1c에 도시된 바와 같이, 상기 결과물에 트렌치(16)가 매립되도록 갭필 절연막(18)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그 다음 도면에 되시되지 않았지만, 갭필 절연막(18)을 질화막(14)이 드러날 때까지 화학적기계적연마(chemical mechanical polishing)로 식각하여 그 표면을 평탄화한다. 그리고나서 인산 용액 등으로 질화막(14)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막을 완성한다.
최근에는 반도체 소자의 고집적 기술에 따라 소자의 설계 선폭(CD : Critical Dimension)이 축소되고 있는 추세이다. 이에 따라 셀로우 트렌치 소자분리막의 경우에도 트렌치 선폭이 축소될 경우 결국 트렌치의 애스팩트 비율(aspect ratio)이 커져 트렌치에 갭필(gap-fill)되는 소자분리막(18)에서 도 1c의 20과 같이 보이드(void)가 발생하게 된다. 이러한 소자분리막의 보이드는 반도체 소자의 신뢰성 및 수율을 저하시키는 원인으로 작용한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 하드 마스크막 측벽에 스페이서를 추가한 후에 기판에 셀로우 트렌치를 형성하고 갭필 공정을 진행함으로써 셀로우 트렌치의 선폭이 축소되더라도 스페이서에 의해 갭필 절연막이 완만하게 트렌치에 매립되기 때문에 소자분리막의 보이드 생성을 미연에 방지할 수 있는 셀로우 트렌치 소자분리막의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 패드 산화막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계와, 하드 마스크막 및 패드 산화막 패턴의 내측벽에 스페이서를 형성하는 단계와, 하드 마스크막 패턴과 스페이서를 마스크로 삼아 반도체 기판을 일정 깊이로 식각하여 트렌치를 식각하는 단계와, 트렌치가 완전히 매립되도록 갭필 절연막을 형성하고, 그 표면을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 기술에 의한 셀로우 트렌치 소자분리막의 형성 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 형성 방법을 설명하기 위한 공정 순서도.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 형성 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 본 발명의 셀로우 트렌치 소자분리막의 제조 공정은 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(102)을 100Å∼200Å 성장시키고 그 위에 하드 마스크막으로서 질화막(104)을 1500Å∼2000Å 형성한다.
그리고 도면에 도시하지는 않았지만, 질화막(104) 상부에 포토레지스트를 도포하고 반도체 소자분리용 마스크를 이용하여 포토레지스트를 노광 및 현상하여 반도체 소자의 활성 영역과 소자분리 영역을 정의하는 포토레지스트 패턴을 형성한다. 이때, 포토레지스트 패턴의 오픈 영역(open region)은 반도체 소자에서 요구하는 셀로우 트렌치의 선폭(CD)보다 넓어야 한다. 그 이유는 이후 갭필 공정시 트렌치로 절연막이 완만하게 갭필되도록 측벽 프로파일을 제공하는 스페이스의 측면 두께만큼 기판을 오픈시켜야 하기때문이다.
이어서 도 2b에 도시된 바와 같이, 적층된 질화막(104) 및 패드 산화막(102)을 포토레지스트 패턴에 맞추어 건식 식각 공정으로 패터닝한 후에 포토레지스트 패턴을 제거한다. 그리고 셀로우 트렌치 식각 공정을 진행하기에 앞서, 질화막(104) 및 패드 산화막(102) 패턴의 내측벽에 스페이서(spacer)(106)를 추가 형성한다. 스페이서(106) 제조 공정은 통상의 사이드월 스페이서(sidewall spacer) 공정과 마찬가지로 기판 전면에 절연막을 증착하고 이를 건식 식각해서 질화막(104) 및 패드 산화막(102) 패턴의 내측벽에 스페이서(106)를 형성하는 것이다.
이때, 스페이서(106)는 측면 두께를 조정하여 셀로우 트렌치의 선폭(CD)을 결정할 수 있다. 예를 들어, 셀로우 트렌치의 선폭이 1000Å이라면 질화막(104) 및 패드 산화막(102) 패턴에 의해 드러나는 기판 오픈 폭을 800Å으로 하며 스페이서(106)의 측면 두께를 200Å으로 하여 셀로우 트렌치 선폭을 맞출 수 있다.
또한 본 발명에 의해 추가된 스페이서(106)는 하드 마스크막과 동일 또는 다른 물질로 형성할 수 있는데, 예를 들어 본 실시예서와 같이 하드 마스크막이 질화막일 경우 스페이서(106)는 동일하게 질화막으로 형성하거나 산화막 또는 다른 절연물질로 형성할 수도 있다.
계속해서 도 2c에 도시된 바와 같이, 질화막(104) 패턴과 스페이서(106)를 마스크로 삼아 실리콘 기판(100)을 소정 깊이, 예컨대 2000Å∼5000Å로 건식 식각함으로써 셀로우 트렌치 소자분리막이 형성될 부위인 트렌치(108)를 형성하게 된다. 이때, 트렌치(108)는 스페이서(106) 측벽에 셀프 얼라인(self align)되어 식각되기 때문에 스페이서(106)의 측면 두께가 트렌치(108)의 선폭을 조정하게 되는 것이다.
그 다음 도 2d에 도시된 바와 같이, 상기 결과물에 트렌치(108)가 매립되도록 갭필 절연막(110)으로서 실리콘산화막(SiO2) 또는 TEOS를 증착한다. 본 발명의 갭필 공정시 질화막(104) 패턴의 내측벽에 있는 스페이서(106)에 의해 갭필되는 절연막(110)이 트렌치로 완만하게 갭필된다. 따라서 셀로우 트렌치의 설계 선폭이 축소되더라도 스페이서(106)에 의해 갭필 절연막(110)이 트렌치에 완만하게 갭필되기때문에 셀로우 트렌치 구조의 소자분리막에서 보이드 생성을 방지할 수 있다.
계속해서 도 2e에 도시된 바와 같이, 갭필 절연막(110)을 질화막(104)이 드러날 때까지 화학적기계적연마로 식각하여 그 표면을 평탄화(110a)한다.
그리고나서 도 2f에 도시된 바와 같이 인산 용액 등으로 질화막(104)을 제거하고 세정 또는 식각 공정으로 스페이서(106) 및 패드 산화막(102)을 제거하여 본 발명에 따른 셀로우 트렌치 소자분리막(110a)을 완성한다.
이상 설명한 바와 같이, 본 발명에 따른 셀로우 트렌치 소자분리막의 형성 방법은 하드 마스크막 측벽에 스페이서를 추가한 후에 기판에 셀로우 트렌치를 형성하고 갭필 공정을 진행함으로써 반도체 소자의 고집적화에 따라 셀로우 트렌치의 선폭이 축소되더라도 스페이서의 측면 프로파일에 의해 갭필 절연막이 완만하게 트렌치에 매립된다.
따라서, 본 발명은 셀로우 트렌치 소자분리막에서 트렌치 애스팩트 비율이 커지더라도 추가된 스페이서에 의해 트렌치 매립을 위한 갭필 공정시 보이드 생성을 방지할 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (3)
- 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 형성하는 방법에 있어서,상기 반도체 기판 상부에 패드 산화막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계;상기 하드 마스크막 및 패드 산화막 패턴의 내측벽에 스페이서를 형성하는 단계;상기 하드 마스크막 패턴과 스페이서를 마스크로 삼아 상기 반도체 기판을 일정 깊이로 식각하여 트렌치를 식각하는 단계; 및상기 트렌치가 완전히 매립되도록 갭필 절연막을 형성하고, 그 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 형성 방법.
- 제 1항에 있어서, 상기 스페이서는 상기 하드 마스크막과 동일 또는 다른 물질로 이루어진 것을 특징으로 하는 셀로우 트렌치 소자분리막의 형성 방법.
- 제 1항에 있어서, 상기 스페이서의 측면 두께를 조정하여 상기 트렌치 폭을 결정하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 형성 방법.
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| CN111986992A (zh) * | 2019-05-23 | 2020-11-24 | 芯恩（青岛）集成电路有限公司 | 沟槽刻蚀方法 |
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